半導体実設計事例への適用

リスク評価のフレームワークに適用する設計工程は、半導体設計開発の実プロジェクト である。携帯電話のサブパネルに搭載される有機EL (electroluminescence) (Tang & van Slyke, 1987)ディスプレイを駆動させるシステムLSI (Large Scale Integrated Circuits)を開発対象とす る。

シミュレーションにあたっては、実設計事例の他に、その代替モデルとなる設計工程を 策定する。それら全ての設計工程にリスク評価のフレームワークを適用し、それぞれのリ スク値のを比較して考察を行う。

適用の手順の詳細を、実設計事例への適用の結果とあわせて以下に示す。

手順①：DSMイタレーション・モデルの策定

図 5.2 は半導体実設計事例を DSM により表現したモデルである。プロジェクトを WBS (Work Breakdown Structure:)によってタスクという一つの活動項目に階層的に分解し、それら のタスクを積み上げることで全体を構築・管理する手法(Kerzner, 2001)を用いた。タスク間 の依存性の方向は設計データや知識情報の流れに注目して決定した。依存性の定量的な大 きさはプロジェクト管理者を除く5名の設計技術者が主観的な見地により、3段階のレベル を変数値として決定した。レベルの認識は 3 段階が限度というのが設計者の共通の意見で あった。有機ELディスプレイという革新的な製品であったため過去に設計事例がなくデー タの蓄積がなかったことと、設計データと知識情報の質と量の絶対的測定方法が確立して いなかったことが理由である。尚、変数値はプロジェクト管理者によって集計され、デー タの標準化を行うべく統計的処理が行われた。この結果、依存性の強度は0.2、0.1、0.05の 3段階とした。

WBS# 活動項目 業務分類 1 2 3 4 5 6 7 8 9 1 11 12 13 14 15 16 17 18 19 20 21 22 23 24

1 要求仕様書の策定 ドキュメント作成

2 ロー・ドライバ設計とレイアウト アナログ回路詳細設計・検証 0.1 0.05 0.1

3 コラム・ドライバ設計 アナログ回路詳細設計 0.1 0.05 0.05 0.05

4 コラム・ドライバのレイアウト アナログ回路詳細設計・検証 0.1 0.05 0.1 0.05 0.05

5 コラムRAM設計 アナログ回路設計 0.1 0.05 0.05

6 リファレンス設計 アナログ回路設計 0.1 0.05

7 コラムRAMレイアウト アナログ回路設計 0.1 0.05 0.05

8 DC-DCインタフェース設計 アナログ回路詳細設計 0.1 0.05

9 リファレンス・レイアウトとインタフェース設計 デジタル回路設計・検証 0.1 0.1 0.1 0.1

10 設計確認と検証 統合と検証 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.05 0.2

11 ロー・オフ・ジェネレータ設計 アナログ詳細回路設計 0.1

12 DC-DCインタフェース・レイアウト アナログ回路詳細設計・検証 0.1 0.05

13 オシレータ設計, Rowoff generator レイアウト アナログ回路設計・検証 0.1

14 Oscillator レイアウトとインタフェース・レイアウト アナログ回路設計・検証 0.1 0.1

15 ポスト・レイアウト・シミュレーション 自動化ソフトによる検証 0.2 0.2 0.2 0.2 0.2 0.1

16 トップ階層レイアウト 回路図入力 0.1 0.1

17 デザインルール検証とGDSII生成 自動化ソフトによる検証と出力 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.05

18 テスト・プログラム開発 ソフトウエア開発 0.05 0.1 0.2

19 ウエファー製造作業 外部委託 0.050.2 0.2 0.05

20 金バンプ, テスト・プログラム・ローディング 外部委託 0.05 0.05 0.05

21 テストと評価 ラボでのマニュアル過程 0.05 0.05

22 プロトタイプ出荷と受入 ラボでのマニュアル過程 0.05

23 COF/COG工程 外部委託 0.05

24 評価作業 ラボでのマニュアル過程 0.05 0.05

図5.2  イタレーションのDSM表現（実設計事例） 

手順②：リスク比較のための代替モデルの策定

設計工程から依存性の強い3つのタスク群を抽出し、それぞれに代替案を策定する｡それ らの代替案を組み合わせることで8つの代替モデルを作成する。これらを表5.1にまとめた。

ｍodel1は3つの代替案を適用しないモデルであり、すなわち実設計事例と同じである。尚、

追加コストはイタレーションから完全に独立しており、モンテカルロ・シミュレーション の実行前に活動コストの三角分布に反映させている。

第一案は、WBS5とWBS7の業務で実現されるRAMメモリーのマクロ・ブロックを半導 体製造委託メーカが提供する完全モジュール(Clark & Baldwin, 2004)のマクロ・ブロックに 代替させることである。これを「マクロの再利用」案とする。これによりWBS5 とWBS7 それぞれがそれまで依存関係にあったタスクとのイタレーションが発生しない状況を作り だすことができる。このイタレーションの解放はマクロ・ブロック間の接続の業務過程が 解放されることにつながっている。しかし一方、マクロの再利用としてのライセンス料金 の課金が活動コストとして発生する。

第二案は、WBS17の業務で利用しているソフトを半導体製造委託メーカが導入している 高額なソフトに切り替えることである。これを「デザインルールと GDSⅡの互換性」案と する。WBS17では最終設計データの検証と受け渡しデータの生成の過程で半導体製造委託

表5.1  代替案と8つの設計工程モデル

設計工程モデル#

代替案 適用

タスク 代替案概略

適用時 の確定 追加 コスト

1 2 3 4 5 6 7 8

第一案

「マクロの再 利用」

の適用可否

WBS5 WBS7

半 導 体 製 造 委 託 企 業 の RAMメモリ・マクロへの 代替（外注委託先が提供す るモジュール・マクロの利 用）

6百万 ^■ ■ ■ ■ ■

第二案

「デザインル

ールとGDSII

の互換性」

の適用可否

WBS17

半導体製造委託企業と完 全互換を実現したツール への代替（共通のプラット フォーム実現）

14百万 ^{■ ■ ■ ■}

第三案

「TEGチップ の事前準備」

の適用可否

WBS2 WBS3 WBS4 WBS8 WBS11 WBS12

「摺り合わせ」設計ブロッ クの前倒し設計開発によ る代替（仮想的代替案と時 期プロジェクトへの示唆、

ロバスト設計とモジュー ル化がもたらす効果）

13百万 ^{■ ■ ■ ■}

メーカとのイタレーションが頻繁に発生しており、その理由は二者間でデザイン・ルール の検証ソフトに完全なる互換性・等価性がなかった為である。第二案は共通のタスクを介 した半導体製造委託メーカとの間でやりとりされた設計データと知識情報のイタレーショ ンの解放につながっている。

第三案は、アナログの詳細設計業務に関するタスクを完全に検証済みの回路に代替する ことである。これを「TEG チップの事前準備」とする。このアナログ設計業務はブロック 内部の構造が「組み合わせ」というより「摺り合わせ」(藤本 et al., 2001; 藤本, 2004)の設計 過程を要求するものでありタスク業務間で設計中間データや知識等のやり取りが頻繁に行 われる。第三案はプロジェクトの開始に十分時間の余裕があり、アナログ回路を事前に小 さなテスト・チップとして実現していた場合を想定している。実プロジェクトでは実現で きないが、次回に同様のプロジェクトがあることを期待して設定する。尚第三案のテスト・

チップ作成には非量産用で低価格な研究用途・プロトタイプ用途のウエファで動作の検証 を行っている前提である。第三案によりロバスト設計(田口, 2000)とモジュール化がもたら す効果を検証することができる。

尚、図5.1のDSM内で依存性の度合いを強く持つタスクとして、WBS10、 WBS15、 WBS19 が存在している。しかしWBS10とWBS15は代替が不可能な自動化ソフトを使った業務で ある。そしてWBS19はこのシステムLSIを製造するのに必要な製造技術と性能特性のウエ ファを持っている外注委託先であり、これも代替策は今のところ見つからない。こういっ た理由でこれら3つのタスクについては代替案からはずしている。

手順③：総ベクトル量Uの算出

8つの設計工程モデルについて、式(5.3)を用いてそれぞれ総ベクトル量Uを算出する。総 ベクトル量U の成分の値は、その成分に対応するタスクがイタレーション収束後にどの程 度回転したのか、すなわちイタレーションの実質回転数を表している。また、ベクトルu₀ の 成分を全て1.00と仮定しているので、総ベクトル量Uの成分の合計値は設計工程のイタレ ーションの実質回転数である。これによりイタレーションによる相対的負荷の大きさを認 識できる。手順⑤ではここで算出する総ベクトル量 U をもとに、各モデルのイタレーショ ン収束後の活動時間と活動コストを算出する。

表5.2に算出した総ベクトル量Uの成分とその合計値を示す。

手順④：活動時間と活動コストの三角分布の設定

リスクは完全には予見できずまた一元的でもないので、確率的モデルのアプローチを使 い、プロジェクトが完了するまでの活動時間と活動コストを確率分布としてより現実的に 特徴づける。

まず各タスクの活動時間と活動コストを三角分布により表現する。プロジェクト管理に

おけるタスク項目に対する確率モデルは、特に実測データがなく、モデル開発者の判断に よらなくてはならない状況ではベータ分布と三角分布が利用されている(Evans & Olson, 1999)。しかしベータ分布を含む数学的関数のパラメトリック分布はパラメータとそれによ って規定される分布形との関係が判りづらく、直感的に理解できないことが多い(Vose, 2003)。一方、三角分布に代表されるノンパラメトリック分布は専門家の意見をモデル化す る上で信頼度が高く柔軟性がある。また直感的に判りやすく、回答もし易いので実践的で ある。今回本研究で検討する事例ではパラメトリック的基準のデータを事前に持ち合わせ ていない。従って本フレームワークでは、三角分布を用いた積み上げ方式を用いて活動時 間と活動コストを表現する。

三角分布では全ての活動項目に対して三つのデータ、すなわち最小値a、最尤値b、最大 値cを確率変数として表現させる。この三角分布による確率密度関数をP(x)とすると、P(a)=0、

P(b):最大、P(c)=0 であり、次式の関係が成り立つ。

表5.2  設計工程モデル毎の総ベクトルU

WBS# Model１ Model2 Model3 Model4 Model5 Model6 Model7 Model8

1 1.00 1.00 1.00 1.00 1.00 1.00 1.00 1.00 2 1.55 1.54 1.00 1.48 1.00 1.45 1.00 1.00 3 1.44 1.24 1.00 1.23 1.00 1.60 1.00 1.00 4 1.85 1.62 1.00 1.56 1.00 2.02 1.00 1.00 5 1.24 1.23 1.17 1.00 1.17 1.00 1.00 1.00 6 1.18 1.18 1.18 1.18 1.18 1.24 1.10 1.00 7 1.37 1.36 1.30 1.00 1.30 1.00 1.00 1.00 8 1.16 1.16 1.00 1.16 1.00 1.26 1.00 1.00 9 1.62 1.61 1.52 1.58 1.52 1.77 1.40 1.20 10 3.65 3.55 2.54 2.99 2.54 3.12 2.00 1.60 11 1.00 1.00 1.00 1.00 1.00 1.00 1.00 1.00 12 1.30 1.29 1.00 1.26 1.00 1.16 1.00 1.00 13 1.13 1.13 1.13 1.13 1.13 1.29 1.10 1.00 14 1.27 1.27 1.26 1.27 1.26 1.29 1.20 1.10 15 2.70 2.65 1.72 2.34 1.72 2.25 1.60 1.40 16 1.22 1.22 1.22 1.00 1.22 1.00 1.10 1.00 17 3.91 1.00 1.00 1.00 2.73 3.58 2.00 1.00 18 1.67 1.66 1.52 1.60 1.52 1.54 1.50 1.20 19 2.23 1.45 1.42 1.42 1.97 2.16 1.70 1.10 20 1.25 1.21 1.20 1.20 1.22 1.29 1.10 1.00 21 1.11 1.11 1.11 1.11 1.11 1.15 1.10 1.00 22 1.06 1.06 1.06 1.06 1.06 1.12 1.01 1.00 23 1.05 1.05 1.05 1.05 1.05 1.08 1.00 1.00 24 1.11 1.11 1.11 1.11 1.11 1.18 1.10 1.00 合計値 38.09 33.72 29.48 31.75 31.78 36.53 29.01 25.60