提案 Fine DTC の設計結果 :

(i) 2段バッファ構成Fine DTCの設計結果

図B.13に示すようにPWM分解能10ビットの最適設計点はτ1/τ = 16, τ2/τ = 29,総バッファ数は82個と導出 できた. ここで,時間分解能をτ = 10psとすると, 1段目のバッファの遅延量は160ps, 2段目のバッファの遅延量は 290psとなる. 10bit分解能の場合,式(B.4)よりl=0〜1023であるから,この範囲におけるa, bを拡張ユークリッド 互除法を用いて導出した. 導出したa, bの整数解を表B.2に示す. 導出されたaの整数解から上段の基準点から右へ のシフト量と左へのシフト量, bの整数解から下段の基準点から右へのシフト量と左へのシフト量がそれぞれ求まる.

このシフト量の絶対値の和がそれぞれのバッファ数となる. また式(B.4)におけるｌ=0の時を基準として設計した.

2段バッファ構成Fine DTCの設計結果を図B.14に示す. この動作は次のようになる.

• 図B.14,表B.2において,上段のMUXでA0を選択して下段のMUXでB0を選択した時のCLKoutを基準タ イミングとする.

• 上段のMUXでA(-9)を選択して下段のMUXでB5を選択した時, CLKoutは160ps×(−9)+ 290ps×5 = 10ps となり,基準としたCLKoutよりτだけ遅延した信号になる.

• 上段のMUXでA11を選択して下段のMUXでB(-6)を選択した時, CLKoutは160ps×11+ 290ps×(−6) = 20ps となり,基準としたCLKoutより2τだけ遅延した信号になる.

• 上段のMUXでA2を選択して下段のMUXでB(-1)を選択した時, CLKoutは160ps×2+ 290[ps]×(−1) = 30ps となり,基準としたCLKoutより3τだけ遅延した信号になる.

• 同様にして,上段のMUXでA15を選択して下段のMUXでB27を選択した時,CLKoutは160ps×15 +290ps× 27 = 10,230psとなり,基準としたCLK outより1023τだけ遅延した信号になる.

以上のように10psの分解能で遅延させた信号を生成することが出来る.

表B.2: 2段バッファ構成Fine DTCの設計結果. (遅延量τ = 10psでτ₁/τ = 16, τ₂/τ= 29,l=0〜1023のとき.a,b で+はバッファ遅延線回路上で右シフト, -は左シフトを示す.)

l a上段シフト量 b 下段シフト量 遅延量 0 （基準）0 （基準）0 0

1 -9 5 τ

2 11 -6 2τ

3 2 -1 3τ

4 -7 4 4τ

・ ・ ・ ・

1023 15 27 1023τ

バッファ数 38個 44個

B35 A (‑ 14) A(‑ 13)

τ1 CLKin

MUX１

CLKout

B (‑ 7) B 1

τ2

MUX2 A(‑ 12)

τ1 τ1

B0 B (‑ 5) τ2

B (‑ 6) τ2

τ1

τ2

τ1 τ1

τ2 A(‑ 11) A 0 A1

基準

+

‑

基準

+

‑

A23 A24

B 36 τ2

B 37 290ps 遅延量

160p 38個

44個

図B.14: 拡張ユークリッド互除法設計アルゴリズムを用いた提案2段バッファ構成FineDTCの回路図.

Coarse DTC

fs

ｆｃｌｋ

デジタルカウンタ

デジタル比較器 3bits

C 6 τ2 B11 τ2 B10 A (‑ 5) A(‑ 4)

τ1

MUX１

CLKout B(‑ 1)

MUX2 A0 τ1

A 7

B12 τ2

B9 τ2

B 0 τ2

τ1 τ1 τ1

A 5 A 6

C(‑ 4)

MUX3 τ3 τ3

C（‑ 3）

τ3 τ3

τ2 B13

τ2 B14

C0 基準 +

‑

基準 +

‑

基準 +

‑

デ コ

￨ ダ 回 路 10bit 13bit

CLKin

FF^Q

LPF

τ τ

τ τ τ

Phase Detector

Vbias

63段

LPF

τ τ τ

Phase Detector

Vbias

14段

LPF

τ τ τ τ

Phase Detector

Vbias

34段

Coarse DTC

Fine DTC

DLL

290ps

730ps 遅延量 160ps

図B.15: ３段バッファ遅延線を用いた提案DPWM発生回路.

(ii) 3段バッファ遅延線を用いたFine DTC :

さらに3段バッファ遅延線を用いてFine DTCを構成することを検討した. その全体DPWM回路を図B.15に示 す. 2段, 3段, 4段バッファ遅延線構成を比較した結果,2段構成から3段構成にすることで,バッファ回路規模をよ り小さくすることが出来る. 図B.16にPWM 分解能を2bitから10bitまで変化させた時の2段, 3段,4段バッファ 構成のバッファ総数の変化を示す. 各段数ともbit数が多くなるとバッファ総数は増加する. また3段構成より段数 を増段すると,バッファ回路規模はほぼ変わらないのに対し(図B.16),遅延を調整するDLL(Delay Locked Loop)回 路等の周辺回路がその段数に応じて必要になってしまう. 従って回路規模・消費電力化の観点から2段または3段構 成が最も効率が良いという結果になる. (3段構成にすると2段構成に比べてDLLが一つ増える. 2段と3段構成の 総合的評価はDLLの回路・消費電力増加分とバッファ回路の減少分になるが, これらはDLL, バッファの回路設計 にも依存する.)

また,多段構成にすると経路選択アルゴリズムが複雑になるが,提案アルゴリズムを用いることで最適な構成がプ ログラミング結果から求めることができる.

図 B.16: 多段バッファ構成の効果.