設計した比較器の検証

6.5.1 _{設計した比較器の特性}

設計した比較器の過渡応答を知るために，図6.3の様な設定でシミュレーションを行った．

サンプリング周波数は1 GHz_{，入力信号は}80 mVp，100 MHz_{の正弦波とした．}

図6.4 は比較器の様々なノードのシミュレーション結果を示している．(e)_{は比較器の出力} (V_out+andV_out−)を表している．サンプリングクロック信号CLKの立ち上がりでラッチの出力 電圧は比較器の遷移点へ向かい，50 ps_後に CLKが立ち下がり比較動作が開始される．その 後，CLKの立ち上がりで出力が確定される．図6.4 (e) _{からは同図}(d)_{に示す正弦波と参照電}

圧(1.2 V)_{のクロスポイントで，}V_{out+ と}V_{out− が，}t= 5 nsで入れ替わっていることがはっき りとわかる．

図6.4 (c)_は，Vin− 端子のキックバック雑音を示している．図より，AD_{変換開始時のキック} バック雑音は，キックバックキャンセルが良好に動作し，100µV以下に抑圧できていること がわかる．

以上の過渡応答のシミュレーション結果から，比較器が良好に動作していることがわかる．

6.5.2 _{比較器の感度}

比較器の感度を測定するために，出力ビット誤り率（BER）を測定して入力感度を評価し た．BERは，既知のビット列を送信し，受信した際にどの程度誤らずに受信できるかの指標 である．したがって，主にデジタル回路の評価指標として用いられている．

ここでは，既知のビット列の代わりに理想的な比較器と設計した比較器に同じアナログ入力 を加えて，それぞれから得られた1ビット出力が両方同じであれば正，異なっていれば誤とし て測定した．この方法でBERを計測することによって，比較器のアナログ入力に対する感度 が計測できる．

図6.5に比較器の感度を測定するための測定回路ブロックを示す．設計した比較器と理想比 較器のプラス入力端子に一様分布のランダム雑音を印加し，もう一方のマイナス入力端子には 参照電圧を印加する．

この測定では，理想比較器と設計した比較器の出力が同じであることを検出するために XNOR_{回路を用いた．}

また，設計した（理想的ではない）比較器出力は，入力端子間の電位差が非常に小さいとき，

出力がメタステーブル状態から変換時間内に遷移しない可能性がある．したがって，偶然，理 想比較器と設計した比較器出力が同じになる可能性がある．この現象を避けるために，設計し た比較器出力にXOR回路を付加し，メタステーブル状態を検出している．

最終的なBER_は，XOR_出力とXNOR_{出力の両方が}1のときに正，それ以外は誤とした結 果から計算される．

図6.6は，入力同相電圧をパラメータとして，差動入力電圧対ビット誤り率（BER）測定の 結果を示している．各同相電圧に対して2,000回シミュレーションを実行した．比較器の感度 は入力同相電圧に依存するが，およそ14µV未満であることが同図よりわかる． プリアンプ の線形入力範囲は580 mVであるため，比較器のダイナミックレンジは約90 dB_{ある計算とな} り比較器の感度は6ビット分解能に対して十分である．

2

0

1.2

1.275

1.125

0 2

0 2

V[V]

100

-75

time [ns]

0 5 10

V[V]V [µ V]V[V]V[V]

Input

Kickback at V

in-CLK CLK (a)

(b)

(c)

(d)

(e)

50 ps

Comparator output 0

Vout+ V

out-図6.4 設計した比較器の過渡応答. (a)_と(b)_{はクロック信号}, (c)_{は参照電圧端子}V_in−の キックバック雑音, (d)は入力信号V_{in+をあらわしており}, (e)は比較器出力である.

6.5.3 比較器のオフセット電圧バラツキ分布

試作に使用する製造プロセスのバラツキ情報は提供されていないので，同じ0.18µm CMOS テクノロジーの他社のモデル提供されている閾値電圧変動モデルを用いて 1,024_{個の比較器} のオフセット電圧分布統計を推定するためのモンテカルロシミュレーションを行った．DC_ス イープ解析を実行することにより，すべての組を1山にまとめて，入力電圧がスイープされた ときに反転する比較器数をカウントした．得られた累積度数を図6.7に示す．また， 対応する ヒストグラムも図6.8_に示す．

図6.7_は，約150個の比較器が常に反転し，約150個の比較器がシミュレートされた入力範 囲内で反転しないことを示している．これは，初段のプリアンプの駆動能力不足で，後段のオ

Comparator of Fig.6.1 Vin+

Vin–

CLK CLK

1 GHz ideal

comparator

noise generator

Vref

XOR Gate XNOR

Gate

BER Meas.

図6.5 _比較器のBERを測定するための測定ブロック図.

0 5 10 15 20 25 30

10

10

10

10

10

input differntial voltage [µV]

BER

V

=1.2 V

=1.3 V

=1.1

図6.6 比較器の感度を検討するためのBERのシミュレーション結果.

フセット電流を超えられない比較器が存在することを意味している．つまり，消費電力を削減 する目的で電流を絞った結果，バラツキの大きさによっては超えられないオフセット電圧が発 生していることが原因であり，設計が不適切であった結果である^*1．したがって，回路的な問 題ではない．

図5.2のヒストグラムは正規分布風の形を示しているが，より裾野が広い分布になっている ことが同図からわかる．これは両端の反応しない150個の比較器が影響している可能性があ る．シミュレーション結果から推定したオフセット電圧分布の標準偏差は σtotal = 63 mVと なった．

6.5.4 _{オフセット電圧分布の} CDF _線形化

得られたオフセット電圧分布が正規分布に従うと仮定すると，各比較器組に 1.5σ_total =

94.5 mVの等間隔参照電圧を与えることによって，線形化手法にしたがってCDF_{を線形化で}

きる．しかし，前の解析結果より線形入力範囲は580 mV_であり，8組の比較器で線形化を行 うので参照電圧の間隔を72.5 mV（ = 580 mV/8）以下に設定しなければ利得が平坦な範囲内 に収まらない．したがって，8 _{つの組には，}72.5 mVのオフセット電圧を供給して線形化を 行う．

線形化された累積分布は，図6.9に示す．これは入出力特性そのものであり，線形化がうま くできているように見える．このCDF_{を微分して得られた}PDF_は図6.10_{に示す．これは入} 力範囲の約1.0∼ 1.5 V以内でほとんど平坦に見えるが，8組分のリプルがその上部に見える．

CDFからは，ほとんどわからなかったが実際にはリプルがある特性になっている．これは分 布が正規分布よりも細いことが原因であると考えられるため，基準電圧の間隔を少し狭めるこ とで，より平坦な分布を得ることができると推測される．