プリアンプの設計

まず，予備試作の結果を踏まえてプリアンプはNMOS_{入力のみとする．}PMOS_{入力としな} い理由は，NMOS入力のほうがより動作速度を高くできるためである．オフセット電圧バラ ツキを大きくするためにはトランジスタ面積を小さくすればよい．これは，寄生容量も同時に 減らすため高速化の観点からも望ましい．しかし，面積の小さいトランジスタは利得も低い．

式(6.1)からわかるように，利得が大きければ後段のオフセット電圧は無視できるが，利得が 小さくなると後段の影響が顕在化する．したがって，確率的フラッシュAD_{変換器の入力換算} のオフセット電圧を考える際には，プリアンプ部のオフセット電圧に加えて，ラッチングコン パレータのオフセット電圧の両方を考慮した設計をする必要がある．

後段の影響が顕在化するということは，オフセット電圧バラツキが大きくなることを意味し ているから，適度に大きいバラツキを得る目的では好ましい性質である．しかし，提案する線 形化手法では，同じ分布の比較器グループを並べて線形化するという方法をとるため不都合な 点がある．それは，比較器に与える各参照電圧においてプリアンプの利得が異なると，入力換 算オフセット電圧の大きさが異なるという点である．つまり，参照電圧ごとにオフセット電圧 バラツキの大きさが違うと，線形化手法を適用したCDFにコブが付き，線形性を劣化させる 可能性がある．

したがって，確率的フラッシュAD変換器の比較器設計においてはプリアンプ利得が入力に 依存せずできるだけ大きく，かつ一定になるよう設計する事が重要な問題である．

6.3.1 利得を大きくできない理由

最小寸法を使用すると利得が下がるのは，トランスコンダクタンスgm が低下することが原 因であるから，トランジスタは大きくできなくても電圧利得を得るために負荷抵抗を大きくす る方法が考えられる．しかし，プリアンプの動作速度が負荷抵抗と次の段の入力容量によって 形成される時定数によって決まるから，負荷抵抗を大きくすることには限界がある．また，ス ケーリング則にならえば動作電流を増やして利得を大きくする方法も考えられる．しかし，確 率的フラッシュAD変換器は比較器が多いため1つあたりの消費電力の増加が，全体の消費電 力を大きく増加させることを考えると，この方法も現実的ではない．

以上の理由で，利得を大きくする方法で平坦性を解決することは困難である．そのため，確 率的フラッシュAD変換器用の比較器は動作速度を尊重し，より低い利得を許容する設計にす るべきである．すなわち，後段のラッチングコンパレータのオフセット電圧の影響を織り込ん だ設計をしなければならない．

とはいえ，微細化することによってトランジスタの利得低下は免れないから，低利得を許容 する設計はスケーリング則に追従するという観点からも望ましいことである．

6.3.2 低利得を許容するための設計

線形化確率的フラッシュAD変換器では，広い線形入力範囲を実現するために同じオフセッ ト電圧バラツキを有する多数のグループを並べる方法をとった．上記の状況は，比較器にも広 い線形入力範囲が要求されることを意味している．

特に初段のプリアンプ部は増幅が線形に行われることと同時に，プリアンプ利得も広い同相 入力範囲でフラットであることが要求される．利得がフラットではない場合，歪として出力に あらわれる．例えば，バイアス点に応じて利得が大きく波打つ様な特性の場合，利得が高いと ころでは入力換算オフセット電圧が小さく，利得が低いところでは入力換算オフセット電圧が 大きくなるからPDFの幅がバイアス点によって変化する．提案した線形化手法は同じバラツ キのPDFを並べる方法だから線形化手法が期待通りに作用しなくなり，線形性が悪くなる．

以上より，重要な設計要件はプリアンプのできるだけ大きな利得を保ちつつ，コモンモード 入力電圧に対する利得変動をフラットにし，次段のラッチングコンパレータのオフセット電圧 バラツキの影響による，比較器の入力換算オフセット電圧感度を低下させることである．

6.3.3 プリアンプの回路定数の決定

前節の議論から，プリアンプは広い同相入力範囲と，高速動作，および適度に大きなオフ セット電圧が要求される．これらを踏まえて設計を行う．

プ リ ア ン プ は 大 き な オ フ セ ッ ト 電 圧 が 必 要 な た め ，入 力 ト ラ ン ジ ス タ は W/L =

0.44µm/0.18µmとなるように設計した．これは製造するプロセスにおけるトランジスタの最

小寸法なので寄生容量の影響による速度の制限はほとんどないが，gmが低いので利得も低い．

テール電流源は，大きな出力インピーダンスを得るために，L = 0.8µm_{としている．負荷抵} 抗は，線形抵抗よりも小さいサイズで実現できるためPMOS_を深い3_{極管領域で動作させた} MOS抵抗によって実現した．MOS抵抗は非線形な抵抗なので，利得の線形性への影響が懸 念されるが，6ビット程度であれば全体の性能に影響を与えないことをシミュレーションで確 認した．

プリアンプ出力の時定数の設計は重要な問題である．入力信号のサンプル毎にセットとリ セットが正しく動作しなければならないためである．そこで，まず必要な時定数を見積もる．

負荷容量は5 fFと仮定した．これは，次段のラッチングコンパレータのゲート容量，キッ クバックキャンセル用のMOS容量，および寄生容量を考慮した推定値である．セトリングが

99.9% 以上に達するためには，1_{次遅れの系で時定数}τの7_{倍にする必要がある．}1 GHz_動

作では，1回の変換で半サイクルごとに設定とリセットが繰り返されるため，出力ノードは

0.5 nsでセットリングする必要がある．したがって，逆算して出力ノードの時定数値τ_が決定

でき，その値は

τ= 1

1 GHz × 1 7 × 1

2 ≈71 ps. (6.2)

上記の計算から，動作速度の要求を満たすために負荷容量が5 fFと仮定したから，負荷抵抗は

14 kΩ以下となる必要がある．

負荷抵抗の大きさが，14 kΩと決まったので，出力バイアス点を決めるために必要な電流量 も計算できる．次段ラッチングコンパレータの入力動作点は，良好な動作のために1.2 V_に設 定したい．したがって，プリアンプのテール電流は約50µAとすればよい．以上でプリアンプ の回路定数が設計できた．

6.3.4 プリアンプ利得の同相電圧依存性

図6.2は，設計したプリアンプ部分の同相電圧に対する利得をシミュレーションで見積もっ た結果を示している．利得変化が0.5 dB以内の範囲とすると，線形入力範囲は0.97 V_から

1.55 V_までの0.58 Vが得られており，設計した比較器は0.58 Vの線形入力範囲を持つ．

より線形入力範囲を広げる方法について簡単に検討する．0.95 V_{以下では入力の}NMOS_が 3極管領域で動作しているためこれ以上低電圧側に入力範囲を広げることはデバイスの特性上 難しい．相補型入力にする方法はあるが，前述したようにバラツキ耐性の観点から好ましくな

い．次に1.55 Vを越えて入力範囲を広げる方法としては，負荷を線形抵抗に変更する方法が

考えられる．しかしこの場合は，面積が大きくなるためそれを許容できる場合に限定される．

したがって，縦積みした差動構成のトポロジーではさらに線形入力範囲を広げることは難しい と考えられる．もし，線形入力範囲を更に拡大しなければならないときは別のトポロジーを検 討する必要があるだろう．他の候補としては，インバータベースのレールトゥレール比較器を 使用する方法が考えられる[66, 67, 72, 83, 84]．しかし，このタイプのアンプは利得の平坦性は あまり良くないため，別の工夫が必要であろう．