線形化確率的フラッシュ AD 変換器の動作検証

以上の様に，各機能ブロックを回路実現した確率的フラッシュAD_{変換器の動作検証を行} う．図6.17に全体のブロック図を示す．各ブロックは前節までで検討した回路となっている．

また，全体の動作順序を制御するために，インバータチェインでタイミングジェネレータを作 成してクロックタイミングを制御した．四角で示した端子はLSI外部に取り出した端子を示 している．EN_端子はDEMのオンオフを外部から切り替えるための信号線である．

図6.18，6.19 はそれぞれ全体レイアウトと，比較器のレイアウトを示している．全体の面 積は，横1.8 mm×縦2.5 mm=4.5 mm²_となり，1個の比較器の面積自体は小さくできたが，

DEMのための配線が煩雑であり配線面積が大きくなったことや，それに合わせてデジタル回 路部分の面積も大きくなったことで全体の回路面積も大きい．通常，アナログ回路は手作業に よってレイアウトを行い，デジタル回路はマクロ化した論理回路の自動配置配線によるレイア ウトを行ってからそれぞれのブロック同士を最後に接続するため，ブロック同士の配線に不整 合のしわ寄せが行きやすい．したがって，事前のフロアプランが重要となるが，アナログ回路 とデジタル回路それぞれの最適化をしてから配線を行う方法では限界がある．ここでは実行で きなかったが，幸運なことに，提案する確率的フラッシュAD変換器のアナログ回路レイアウ トは同じ素子面積の比較器セルを多数並べるという方法であるため，配置と配線の最適化のた めにデジタル回路のマクロセルを自動配置配線する方法と類似の方法が適用できると推測され る．したがって，面積の削減と性能の向上を達成するためにデジタル回路とアナログ回路の両 方を含めたレイアウトの最適化についてさらなる検討を行う必要がある．

以上の様に設計した回路のLSI試作を行ったが，配線に間違いがあり動作させることができ なかった．そのため，ここでは試作したプロセスとは異なるが，素子のバラツキモデルの提供 されている製造プロセスを利用したシミュレーション結果を示す．

線形化された確率的フラッシュAD変換器の線形性をより明確に見るために，入力として

170 mV_pの正弦波信号を入力とし，対応するデジタル出力を4,096_点のFFT_{で解析した． サ}

ンプリング周波数は500 MHz_とした．

図6.20_{は得られた}FFT結果のプロットである．SFDR_は約38 dB_で，5_{ビット精度に対し} て十分である． したがって，線形化技術が期待通りに機能することが確認された．しかし，

SNDR_は20 dB程度に留まっている．これは，想定よりもオフセット電圧分布が狭いことに

よる影響が大きいと考えられる．線形入力範囲が狭まったことで比較器の利用効率が落ちてい る．したがって，実効的にAD変換に寄与する比較器数は約600∼700_{個程度であるため，想}

定されるSNDR_は約 27 dB_{程度である．加えて，}PDFにリプルが確認できるということは，

EN

Latch and SUM Analog

input

Digital output

CLK

. . . . . . . . .

. . .

Barrel shift reference generator

64 comp.#1

5bit BUS

10bit + 10bit ADDER

10bit BUS

11-bit BUS

9bit + 9bit ADDER 9bit + 9bit ADDER

Timing generater τ = 50 ps

#2

#15

#16

DEM Contoroller

16-bit x 2 BUS

2τ τ ₂τ 2τ

V r

ef-V

CLK

1bit x 8 SUM 1bit x 8 SUM 4bit + 4bit ADDER

x 2 5bit BUS

5bit + 5bit 5bit + 5bit 5bit + 5bit 5bit + 5bit

6bit BUS

CLK CLK

図6.17 _{確率的フラッシュ}AD変換器全体のブロック線図

10 µm

37 µm

Pre-amp. Latching Comp.

図6.18 設計した比較器のレイアウト Comp.

Comp. Ref.

ADDER ADDER

1.8 mm

2.5 mm

図6.19 確率的フラッシュAD変換器全体のレイアウト

線形化が不十分であることを示唆している．これは入力の高調波とそれ以外にも多くのスパー があることからも裏付けが得られる．したがって，システム設計をした時よりも非線形成分の 影響で全雑音電力が大きくなっておりSNDRが劣化したと推測される．

改善策として，参照電圧間隔をさらに狭くすることで非線形の影響は低減できると考えら れる [89]．このとき比較器の利用効率はさらに低下するが仮に 10%_{利用効率が低下しても}

SNDR_の劣化は0.5 dBに留まるから，間隔を狭くして非線形を低減するほうが有効であると

考えられる．

表6.2に設計した確率的フラッシュAD変換器のスペックをまとめる．デジタル回路部分は 表6.2 設計した確率的フラッシュAD_{変換器の評価結果}

目標値 シミュレーション結果 サンプリング周波数 1 GHz 500 MHz

有効ビット数 5 bits 3.3

SNDR >30 dB 20 dB

消費電力 <100 mW 400 mW

(analog:80 mW,digital:320 mW)

比較器数 1,024 1,024

分割組数 8組 16(8×2)組 1_{組あたりの比較器数} 128 64

消費電力をシミュレーションできないから，論理合成した回路の消費電力見積もりの結果で計 算している．線形化手法と，高速動作の可能性を示すことはできたが，動作速度，SNDR_，消 費電力については設計目標を達成することができなかった．特に，消費電力は見込みよりも大 幅に増えている．これは，0.18µmプロセスでは，十分な動作速度が得られなかったため加算 器をパイプライン動作させることによって動作速度を無理に引き上げたことが原因である．し たがって，このプロセスでは動作速度と消費電力は主にデジタル回路部分がネックとなること がわかった．

また，精度に関しては主に比較器のラッチングコンパレータに問題があると考えられる．設 計を見直し，全ての比較器が良好に動作するように改良することで精度を高めることができる と考えられる．

0 50 100 150 200 250 -140

-120 -100 -80 -60 -40 -20 0

frequency [MHz]

Power spectrum [dB]

Without DEM With DEM 2nd harmonic

SFDR=39 dB

図6.20 _{確率的フラッシュ}AD変換器シミュレーション結果の出力スペクトル

6.10 線形化確率的フラッシュ AD _変換器へ DEM _{を適用した場}