オフセット電圧バラツキの測定

図5.5に測定した確率的フラッシュAD_変換器のCDFを示す．測定は全てのグループに同 じ参照電圧を与えて，1_{組の確率的フラッシュ}AD_{変換器として行った．}CDF_{は入力電圧を} 掃引し，反転した比較器の数を数える方法で行った．比較器の同相電位への感度を調べる目的 で複数(0.3∼ 1.1 V)の参照電圧のCDFを測定した．測定結果よりバラツキは約80∼100 mV 程度であることがわかった．しかし，0.3 V_，0.6 V_，0.9 V_では，CDF_{にコブが確認され}CDF

DEM controller

INPUT OUTPUT

#1

#2

#3

#4

#5

#6

#7

#8

#1

#2

#3

#4

#5

#6

#7

#8

Comp. Gr. #1

Comp. Gr. #8

Switching Matrix

V_{ref +}

V_{ref –}

≡

C_p C_p

V_in

図5.4 8組の参照電圧発生器．抵抗ラダーで分圧した参照電圧をスイッチ切り替えによっ て任意の組に供給できるようにしている．例えば全てのスイッチを# 4に接続する様に制御 することで，線形化しない1_{組の確率的フラッシュ}AD変換器にすることも可能．全体の スケールは変更できるようにV_ref+とV_ref−はLSI外部から供給する．

は誤差関数とは程遠い分布になっている．また，1.1 Vではほとんど全ての比較器が反転して おらず，AD変換器が正常に働いていない．さらに，どの同相入力レベルにおいても常にL_を 出力する比較器が100個程度存在していることがわかる．これらの問題について検討する．

同相電位Vref に対する感度

図5.5からは同相電位に応じてCDF_{が大きく異なり，}CDFが同相電位に強い感度を持って いることがわかる．この理由として，線形化のために相補型入力を採用したことが原因である と考えられる．

1000 800 600 400 200

1.2 0.8

0.6 0.4

0.2

0 1.0

0

input voltage [V]

CDF

V ^ref = 0.3

V ref = 0.6

V ref = 0.9

V ref = 1.1

図5.5 試作した線形化していない確率的フラッシュAD_変換器のCDF(_実測値)_{．参照電圧} に感度があるため，カーブが平行移動していない．

入力段のトランジスタNMOS_とPMOSはともに最小寸法で設計したが移動度の違いからそ れぞれのトランジスタのgm が異なる．そのため，同相電位に応じてNMOS_のみ，NMOS_と PMOS_の両方，PMOSのみが動作する領域に分けることができるが，この3_{つの領域で後段} の負荷を駆動する能力が異なる．仮に後段のラッチ部に誤差が全くなければ入力換算オフセッ ト電圧が変化することはないが，後段も初段同様最小寸法で作成していることからバラツキが 大きい．したがって，同相電位が変化すると入力換算オフセット電圧量が変化するから，分布 の形が同相電位に依存して大きく変化したと考えられる．

さらに，同相電位を高くすると，PMOS_{がオフして}NMOS_が3極管領域に突入し，増幅機 能を失う．その結果，入力信号の大小をラッチが検出できなくなり，1.1 V_{にバイアスした場} 合のようなCDFになったと推定される．この場合は，ラッチ動作が行われないから，AD_変 換器として動作しない．

さらに設計時に考慮していなかった点として，温度と製造バラツキの影響も NMOS _と PMOS で異なる．したがって，相補型にして同相入力範囲を広げるためには，温度補償と

PMOS_とNMOSのマッチングバラツキに対する補償が必要であることがわかった．しかし，

これは確率的フラッシュAD変換器本来のバラツキ耐性を活かす設計とは完全に逆行しており 望ましくない．

反転しない比較器が存在する理由

原因は，入力を相補型にしたことと，比較器をダイナミック入力にしたことに原因があると 推定される．Vref = 1.1 Vのときは，PMOSが完全にオフしていて，かつNMOSの動作領域 が3極管領域になっている．そのため，後段のラッチ部分はNMOSのオン抵抗を駆動しなけ ればならないが，最小寸法で作成しているため駆動能力が低くNMOS_{のオン抵抗に十分な電} 流を供給できていないと推測される．その結果，比較器の出力電圧が加算器入力部の閾値電圧 を超えられない比較器が存在し，このような分布になっていると想像される．

事前のシミュレーションではこのような現象は観測されなかったが，検討したプロセスには バラツキ情報が含まれていないので，製造ばらつきによって変動したパラメータが原因である と考えられる．

そこで，バラツキ情報を含んだ同じ0.18µmの別の製造プロセスでバラツキを与えて，比較 器の動作シミュレーションを行った結果を図5.6 _{に示す．図}5.6_{は，比較器の出力端子}Vout+

とVout−の過渡応答を示している．比較器は0 ns_から0.5 nsまでの間はリセットフェーズであ り，電圧がV_DD = 0.9 V_{に初期化される．}0.5 ns_から1 nsの間の比較フェーズでは，変換を開 始し，入力の値に応じて出力は H_（0.9 V_）またはL_（−0.9 V）のどちらかに遷移する．しか し，図5.6(a)ではHの出力は最大でも，約0.6 Vであり，多くの比較器の出力レベルは0.5 V 以下に留まっている．さらに，幾つかの比較器 は0 Vを下回っているものもある．0 V_以下の 出力レベルのときは，後段のロジック回路の閾値を超えないためデジタル出力は入力に関わら ず，Lで固定されることを意味している．これが，反転しない比較器が存在する原因であると 推測される．以上のように図5.6(a)に示した結果は製造プロセスが異なるため全く同じ結果に なる保証は無いが，バラツキを与えた場合出力がロジックレベルまで開ききらない場合がある ことが確認される．

図5.6(b)はラッチ部分のトランジスタのW を大きくし駆動能力を向上させた場合を示して

いる．動作速度が遅くなっている（リセットフェーズで完全にリセットしていない）ものの，

出力はH_またはLにくっきりとセパレートしている様子が見られる．したがって，この問題 は駆動能力が十分ではないことが原因だと考えることが妥当である．

以上2点の検討結果より，相補型の入力段は同相電位に感度を持つため，提案する線形化手 法のように広い同相入力範囲を要求する応用と相性が悪い．したがって，次の試作では比較器 設計に関して抜本的な改善が必要であることが明確になった．

time [ns]

Output Voltage [V]

time [ns]

Output Voltage [V]

(a) இݱݡඥƷൔ᠋֥ (b) ȩȃȁƷWǛ̿ƴƠƨൔ᠋

図5.6 比較器の出力端子の比較．最小寸法では，H/Lの識別が曖昧な比較器や，0 V(_フル スケールの半分)を超えない比較器があるのに対して，W_を6倍にした場合は綺麗に出力が 開いている．