第 6 章 確率的フラッシュ AD 変換器に適した比較器と参照電圧発生回路の設計 101
6.12 線形化確率的フラッシュ AD 変換器の総評
■アナログ回路部分の総評 予備的な試作の結果を踏まえて再設計した確率的フラッシュAD 変換器は大幅に特性を改善することができた．特に，比較器を再設計したことで線形入力範囲 が有意に改善され，580 mV程度の線形入力範囲を実現できた．1組で確率的フラッシュAD 変換器を実現する場合，そのフルスケールは約60 mV程度に留まるから，線形化によって約 10倍のフルスケールを得ることができる．したがって，同じキックバック雑音量であっても その影響は1/10にまで低減できる．
また，バレルシフト型の参照電圧発生器を設計し，実際に500 MHzでDEM動作可能であ ることを確かめた．出力スペクトラムの比較結果からDEMが良好に作用している様子が観測 され，入出力の相関の低減に効果があることが確かめられた．また，精度は劣化したものの
1 GHzでも十分に動作することが確認でき，スケーラブルな超高速AD変換器として動作する
ことが確かめられた．
■デジタル回路部の総評 本試作では，加算器部分の動作速度が500 MHz程度で消費電力が
約300 mWとなっており，消費電力の約8割がデジタル回路によるものである．検討した加算
器は単純な桁上げ伝搬加算器を採用しているが1,024値の加算を行う桁上げ伝搬加算器はクリ ティカルパスが非常に長くなる．したがって動作速度を向上させるためにパイプライン動作が 必要となり，消費電力が大きくなる原因となっていると想像される．したがって，クリティカ ルパスを短縮することが消費電力の削減と動作速度の向上の両方に重要であると考えられる．
その他のデジタル回路として，DEMの制御回路があるが消費電力はデジタル回路で消費し ている電力の1%以下であり，動作速度も十分に高速である．
以上本研究では，加算器の検討が十分ではなく全体の性能を制限する要因となっており，確 率的フラッシュ AD変換器の性能を向上させるためには，加算回路の設計が非常に重要であ ることが検討からわかった．加算器のアーキテクチャを最適化することでさらに確率的フラッ シュAD変換器全体の性能を向上させられると考えられる．
また別の方法として，より微細なプロセスを利用する方法が考えられる．デジタル回路はプ ロセススケーラブルな回路なので，動作速度を一定に保てばスケーリングによってこの問題は 緩和されると考えられる．
逆に，あるプロセスのトランジスタの動作周波数限界に迫るような設計ではデジタル回路が 動作のネックになるということだから加算器は重要な設計項目であることが示唆されている．
■確率的フラッシュAD変換器全体の総評 提案した線形化確率的フラッシュAD変換器では 比較器の利用効率を90%まで改善することができ，高精度化と高効率化を同時に達成するこ とが示された．1組の場合40%程度であるので，50ポイント程度の改善効果がある．
加えて，これまでの確率的フラッシュAD変換器では200 MHz の中程度に留まっていた動
作速度を500 MHzにすることができた．これは，これまでに報告されたナイキスト動作する
確率的フラッシュAD変換器では最も速い．特に，アナログ回路部に限って言えば1 GHzで も動作可能であり，確率的フラッシュAD変換器はスケーラブルな高速なAD変換器となり得 ることが検討結果からわかった．
しかし，全体としてはデジタル回路側の消費電力が低くできなかったため効率の面では既存 のAD変換器に劣る結果となった．消費電力が大きくなった主な要因はデジタル回路の加算 器部分であり，加算器で全体の8割程度の電力を消費している．前述したように動作速度を無 理に向上させた結果なので，微細なプロセスであれば，動作速度が向上し，この問題は解決で きることが確実である．単純にスケーリング則が適用されると考えれば，チャネル長が半分の
90 nmプロセスを利用することで性能を保ちつつ消費電力を1/8にできる．アナログ回路側の
追従可能性が懸念されるが，微細化することでトランジスタのゲート面積が縮小するために寄
生容量が小さくなるから，時定数が一定となるように容量が減った分だけ抵抗を大きくするこ とができるため，アナログ回路側も低消費電力化できる．電源電圧が下がれば，フルスケール が縮小するためキックバックの影響は相対的に大きくなるが，キックバックの原因である寄生 容量も小さくなるため，ほとんど影響は変化しないと推測される．
以上の様に本設計でのボトルネックとなったのはむしろデジタル回路部分の加算器であった が逆に言うと，確率的フラッシュAD変換器はアナログ回路でありながらデジタルリッチな回 路であるということだからスケーリングとの相性の良さを物語っている．
以上の結果から，実用上も確率的フラッシュAD変換器がプロセススケーラブルな高速AD 変換器になりうる可能性が明確に示されたと考える．
6.12.1 既存の確率的フラッシュ AD 変換器との比較
表6.3に設計した確率的フラッシュAD変換器のスペックをまとめる．比較のためにこれま でに提案されている確率的フラッシュAD変換器[33, 34, 39]と，同程度のプロセスを利用し た通常のフラッシュADC [96]を示した．回路面積の見積もりと消費電力は，アナログ回路部 分は実際にレイアウトを行った結果と回路シミュレーション結果をもとに算出した．デジタ
ル部分はVerilogHDL言語で設計した加算器を記述し，自動論理合成で設計した結果から見積
もった．
設計した線形化確率的フラッシュAD変換器の面積は，全体で4.5 mm2 程度となった．面 積が大きくなった原因は，デジタル回路が巨大化したため，それに合わせて配線面積も増加し たためである．したがって，デジタル回路サイズを縮小できれば全体の面積も縮小可能である と考えられる．消費電力は比較器と参照電圧発生器を含めたアナログ部分が約100 mW，その 他のデジタル回路部分が約300 mWあり，全体で400 mWとなった．
シミュレーション結果から全体の動作速度が500 MHz程度にできることがわかる．これは，
表6.3 提案手法と従来の確率的フラッシュAD変換器の比較
提案手法 Weaver [39] Ham [34] Weaver [33] Jiang [96]
プロセス 0.18µm 90 nm 65 nm 0.18µm 0.18µm
電源電圧 1.8 V 1.2 V 1.2 V 1.8 V 1.8 V
有効ビット数 3.5 6 5 5.5 5.5
比較器数 1024 2047 512 1152 63 x 2
サンプリング周波数 500 MHz 210 MHz(OSR=8) 1.6 GHz(OSR=2.8) 8 MHz 2 GHz
消費電力 400 mW
(A:100 mW, D:300 mW) 34.8 mW 134 mW 631µW 310 mW
線形入力範囲 90 % 89 % 60 % 60 % –
面積 4.5 mm2 0.18 mm2 – 0.43 mm2 0.5 mm2
これまでに報告されたナイキスト動作する確率的フラッシュAD変換器では最も速い．また，
線形範囲は90 %を達成できており，かつ，DEMによってスパーが拡散されている様子が確 認できることから線形化確率的フラッシュAD変換器が良好に動作していると考えられる．ア ナログ部の動作速度に関して言えば，1 GS/sまで動作することが確かめられた．
しかし，精度としてはこれまでに提案されている確率的フラッシュAD変換器よりも1ビッ ト∼2ビット程度悪い．これは前述したようにオフセット電圧分布が正規分布よりも細くなっ ていることから線形化手法の効果が薄まり，スパーが発生していることが原因であると推測さ れる．そのため，各組の配置間隔やトランジスタの寸法などのシステム・回路的パラメータを 調整することで改善する可能性があると考えられる．
また，性能に直接表れていないが他の確率的フラッシュAD変換器のように線形化したこ とに加えて，入力信号と量子化雑音との相関を解消するためにDEMを実装した．これによっ て，提案手法では通常のAD変換器と同じように，入力と量子化雑音の相関がない確率的フ ラッシュAD変換器を実現可能であることも示すことができた．
以上の検討結果より，実用上も確率的フラッシュAD変換器がプロセススケーラブルな高速 AD変換器になりうる可能性が明確に示されたと考える．特に，提案する線形化手法はDEM と相性の良い方法であり，この特徴を有効に利用し，入力と量子化雑音の相関を低減した実用 的な確率的フラッシュAD変換器が実現可能である．
また，確率的フラッシュAD 変換器は文献[96] の同程度の精度と消費電力のフラッシュ ADC比べても，極端に消費電力や面積が大きくなることはないことがわかる．したがって，
確率的フラッシュAD変換器はプロセススケーラブルな回路なので，より微細プロセスではフ ラッシュよりも効率が良くなる可能性が大いにある．