[PDF] Top 20 J85 e JETTA 2000 10 最近の更新履歴 Hideo Fujiwara J85 e JETTA 2000 10

... fujiwara@is.aist-nara.ac.jp Received April 15, 1999; Revised November 1, 1999 Editor: S. Demidenko Abstract. This paper proposes an approach to designing a cost-effective deterministic test pattern generator (TPG) ... 完全なドキュメントを参照

... Most of modules (e.g., adders, subtracters, multipliers, shifters and multiplexors) in actual data paths are random- pattern testable and other modules (e.g., comparators) not random-pattern testable can be ... 完全なドキュメントを参照

... two, e.g., by scanning L-registers j and k, the resulting kernel becomes path- ...L-register j is scanned and another L-register k is replaced with an H-register, then the resultant circuit is also ... 完全なドキュメントを参照

... In RTL design, a VLSI circuit is generally consists of two separate parts, a controller part and a data path part. The for- mer is represented by a state transition graph (STG) and the latter is represented by hardware ... 完全なドキュメントを参照

... 1. Introduction Test generation for sequential circuits is, in general, a difficult and intractable task which may be unsolvable within a reasonable time for a large-scale circuit[1,2]. When all the flip-flops of a ... 完全なドキュメントを参照

... generation (TPG) algorithm for combinational circuits based on the Boolean satisfiability method (SAT) is presented. We examine some not so popular approaches as a single cone processing, single path oriented propagation ... 完全なドキュメントを参照

... Example 1: Let us consider how indirect implication (H=1 → B=1) in Figure 1(a) can be easily derived using the new structure of the complete implication graph. First, assignment B=0 binds variables E and F to 0 and ... 完全なドキュメントを参照

... の諸氏に 感謝し ます．本研究は 一部，奈良先端科学技 術大学院大学支援財団教育研究活動支援による． 文 献 [1] A. Balakrishman and S.T. Chakradhar, “Sequential circuits with combinational test generation complex- ity,” IEEE International Conference on VLSI Design, ... 完全なドキュメントを参照

... type3 の制御経路，観測経路を用いることによ り， M に 属するすべての組合せ 回路要素を 同時にテ ストできる．このテ ストの間，制御経路及び 観測経路 に 現れ る制御信号（ テストプ ラン ）を固定し ておくこ とができる．つまり，一つのテ スト セッション M に 対し て ，一つの 制御パターン を 与えれば ，連続クロッ クでテ スト ... 完全なドキュメントを参照

... Given a scheduled data flow graph and a module assignment, we assign variables to registers, such that the area overhead required for a strongly self-testable data pat[r] ... 完全なドキュメントを参照

... 3.1 Acyclic Structure Fig. 14(a) illustrates an example of a sequential circuit with acyclic structure. For this circuit, the test pattern can be obtained by applying the test generation algorithm for combinational ... 完全なドキュメントを参照

... Figure 3. Thru Function without Mask paths in a data path can prevent application of a desired in- put to a two-input module. In particular, this can happen if the paths for propagating the values start from the same ... 完全なドキュメントを参照

... E-mail: ohtake, hiroki-w, masuzawa, fujiwara @is.aist-nara.ac.jp Abstract — This paper presents a non-scan design-for- testability (DFT) method for VLSIs designed at register- transfer level (RTL) to achieve ... 完全なドキュメントを参照

... ど のプ ロセッサも大域時計を利用できな くなるという 欠点が あ り，シ ステ ム全 体の 信 頼 性は 低い ．そこで ， 各プ ロセッサが 個別に 時計を実現し ，これらの時計を 同期させ ると い う方法が 提案され て いる [1] ∼ [4] ．こ の方法では ，各プ ロセッサが 個別に 時計を実現するた め ，一部のプ ロセッサが 故障し ても正常なプ ... 完全なドキュメントを参照

... For a valid test state, there may exist two or more valid test patterns which contain the valid test state. Therefore, the length of the test sequence can be re- duced if we apply the PI values of the test patterns one ... 完全なドキュメントを参照

... and Hideo FUJIWARA † あらまし 本論文では ，ホールド 機能をもつレ ジ スタ（ ホールド レジ スタ ）を考慮し た順序回路の部分スキャ ン 設計法を提案する．無閉路順序回路のテ スト 生成は ，すべての極大展開モデルに対し ，組合せ回路用のテ スト 生成アルゴ リズムでテ スト 生成を行えば 十分である．そこで ，極大展開モデルが 唯一となる（ ... 完全なドキュメントを参照

... ，もと の演算間の経路は共有し た演算器を通るループ となる． よって ，その演算間の経路上にあるいずれかの変数は ループ を切断するための スキャンレジ スタに 割り当て なければ なら ない ．両立可能な 演算間の 経 路の 長さ ， すなわちその経路上にある変数の数が 大きければ ，そ の うちいずれか ... 完全なドキュメントを参照

... 5. Conclusions In this paper, we have presented wait-free linearizable implementations shown in Table 2, which are four im- plementations of read/write registers and two imple- mentations of general objects. In general, ... 完全なドキュメントを参照

... A processor is faulty if it does not follow the pro- tocol. We consider only crash faults of processors: a faulty processor stops prematurely and does nothing from that point on, however, it behaves correctly be- fore ... 完全なドキュメントを参照

... International Test Conference, pp.[r] ... 完全なドキュメントを参照