[PDF] Top 20 J102 e IPSJ 2003 5 最近の更新履歴 Hideo Fujiwara J102 e IPSJ 2003 5

... MPEG N/A 224.47 17.64 N/A 423573 150019 N/A 100.00 100.00 path” columns list the characteristics of the controller parts and data path parts, respec- tively; the “#PI”, “#PO”, and “Area” columns list the numbers of ... 完全なドキュメントを参照

... The test time of a test can often be modified. In scan testing, assigning a high number of TAM wires means that the scan chains can be partitioned into a higher number of wrapper chains and parallel loading reduces the ... 完全なドキュメントを参照

... 3.2.3 Branch-and-bound search We propose a branch-and-bound search algorithm that gen- erates test plans for modules while augmenting functions of both controller and datapath. We will explain how to gen- erate a test ... 完全なドキュメントを参照

... P MUX =0.2P u . The peak power constraint is assumed to be P max =17.5 P u . If we resolve this example using adjacent non-scan BIST scheme the registers R4, R5, R6 and R7 can be enhanced to BILBOs and R1, ... 完全なドキュメントを参照

... For instruction I 3 , both control constraints, s 4 followed by s 6 and s 5 followed by s 6, are identical. Hence, using the covering relation one of these two constraints can be eliminated. All other constraints ... 完全なドキュメントを参照

... keywords : test plan grouping, test controllers, test length, partly compacted test plan tables, RTL data paths 1. Introduction A design for testability (DFT) method [1,2] is important for the design of reliable VLSI ... 完全なドキュメントを参照

... Proof: If e ij or eji will be passed three times or more and it’s edges of the shortest routine, we only consider the last three times. The shortest routine consists of r0,j oi,r1,i oj,r2,j oi,r3. We ... 完全なドキュメントを参照

... あらまし 本論文では，階層テスト生成が容易なデータパスの性質として固定制御可検査性を新しく定義し， それに基づくレジスタ転送レベル回路のテスト容易化設計法を提案する．提案手法では，組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため，テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき，実動作速度でのテスト（ at-speed ... 完全なドキュメントを参照

... Kouhei OHTANI † , Satoshi OHTAKE †† , and Hideo FUJIWARA †† あらまし 本論文では，組合せ回路のノンロバストテスト可能なパス遅延故障に対するテスト生成を，縮退故 障用のテスト生成アルゴリズムを用いて行う方法を提案する．具体的には与えられた組合せ回路をパスリーフ化 ... 完全なドキュメントを参照

... 入力隣接レジスタにデータ転送を行う命令が別のレジ スタの値を必要とするかもしれない．すなわち，ある 命令に先行して別の命令を実行する必要がある．提案 手法では，選択した複数の命令の実行順序に関する依 存関係を半順序関係として抽出し，外部入力から入力 隣接レジスタの値を正当化するために必要なすべての ... 完全なドキュメントを参照

... 5 Conclusions In this paper, we proposed an area and time co- optimization method for SoCs based on consecutive testa- bility. The proposed method creates TAM and a test sched- ule by using integer linear ... 完全なドキュメントを参照

... Definition 5, L(P) is obtained by moving all the inverters on P to the primary input of P ...Definition 5. Since v is a test for SA0 on e, v makes e should be 1 if v is applied to C α l ... 完全なドキュメントを参照

... 5.3.1. Case 1: Scan only. In case 1, each core’s DFT was limited to scan design. The number of scan chains in each core is selected to reduce the total test application time. Table 2 shows the results of case 1. ... 完全なドキュメントを参照

... 5 Experimental Results We have made a comparison between the cost estimation technique proposed in the paper and our previously developed test scheduling and TAM design tool in [7]. We have created a set of test ... 完全なドキュメントを参照

... Now we explain how to apply the typical method described above using the ES chain along the CLR. The ES chain can store and hold two bits for each control signal. Let l1 = 1, thru = 1, mt = 0, m6 = 0, m3 = 0, m5 = ... 完全なドキュメントを参照

... 1. Introduction High level test synthesis ([1, 3, 4, 5, 6, 7]) has poten- tiality to reduce test cost drastically by utilization of high level information or abstraction. This paper simultaneously considers DFT ... 完全なドキュメントを参照

... タ転送を表す辺の集合， c ： V → N （ N ：自然数 ） は 制御ステップ である．頂点 v ∈ V は ，デ ータパ スの 外部入力，外部出力，定数入力，演算器または MUX に対応する．辺 e(v i , v j ) ∈ E が c(v i ) = c(v j ) を満た すならば ，辺 e は 2 つの 演算頂点 v i ... 完全なドキュメントを参照

... Tel : +81-743-72-5223 Fax : +81-743-72-5229 yoneda, fujiwara @is.aist-nara.ac.jp Abstract This paper presents a design-for-consecutive- transparency method that makes a soft core (RTL description) consecutively ... 完全なドキュメントを参照

... sequential path delay fault ATPG. We have proposed a par- tially enhanced scan design method [10]. The method is based on balanced structure [5]. The class of acyclic se- quential circuits properly includes that ... 完全なドキュメントを参照

... るための十分条件を示し たが ，この十分条件での故障 検出率を実験的に 評価する．実験には ，ワークステー ションとし て Sun Blade 1000 を用い，テ スト 生成に は TestGen （ Synopsys ）を 用いた ．対象と す る 回 路 は ， DP4 及び ISB-RISC である． DP4 は四つのベン チマーク回路 Tseng ， 4thIIR ， LWF ， ... 完全なドキュメントを参照