J94 j IPSJ 2002 5 最近の更新履歴 Hideo Fujiwara J94 j IPSJ 2002 5

レジ スタ転送レ ベルでのデ ータフロー依存型回路の

階層テスト 容易化設計法

永 井 慎 太 郎

大 竹 哲 史

藤 原 秀 雄

本論文では，コントローラの機能を考慮したデータパスの階層テスト 容易化設計法を提案する．デ ー タパスの階層テスト 生成法では ，各回路要素に対し てテスト 生成および テストプ ラン 生成を行う．テ ストプ ランとは ，外部入力から回路要素の入力へテスト ベクトルを正当化し ，その応答を外部出力へ 伝搬するための制御ベクトルの時系列をい う．提案手法では ，拡張デ ータフローグ ラフを用いてコン ト ローラから制御ベクトル系列を抽出し ，これを用いてテストプ ランを構成する．これにより，デ ー タパスへテストプ ランを供給するための付加回路の面積を小さくできる．提案手法はさらに ，実動作 速度でのテスト 実行（at-speed test）が可能で，データパスに対して完全故障検出効率を保証できる．

A Method of Design for Hierarchical Testability for

Data Flow Intensive Circuits at Register Transfer Level

Shintaro Nagai,

Satoshi Ohtake

^and Hideo Fujiwara

This paper proposes a non-scan DFT method for hierarchical testability of a register-transfer level data path using control vector sequences generated by an original controller. In hierar- chical test generation, a test plan for each module in the data path is generated. The test plan consists of a control vector sequence that can justify any value to the inputs of the module under test from some primary inputs and can propagate its output value to a primary output. In order to generate a control vector sequence for a test plan from the original controller, we extract an extended test control data flow graph from the data path and the controller. In our proposed method, the area overhead for a hierarchically testable data path is smaller than our previous work since the area overhead for the test controller to supply such test plans to the data path is small. Furthermore, our proposed method can achieve complete fault efficiency and at-speed testing.

1. は じめ に

近年の_VLSI回路の大規模化・高集積化により，回 路のテストは困難な問題になっている．そのため，回 路をテスト の容易な回路に変更するテスト 容易化設計 の研究が 進められている．テスト 容易化設計では ，テ スト 容易化のための付加回路の面積オーバヘッド をで きるだけ小さく抑え，テスト 生成やテスト 実行にかか る時間の短縮や，故障検出効率^☆の向上が 目標である．

組合せ回路に対し ては実用的なテスト 生成時間で完 全故障検出効率^☆☆を達成できるテスト 生成アルゴ リズ ムが 提案されている¹⁾．これに 対し て，順序回路では 一般に実用的なテスト 生成時間で高い故障検出効率を 得るのは 困難である．そのため，順序回路に 対し て組

† 奈良先端科学技術大学院大学情報科学研究科

Graduate School of Information Science, Nara Institute of Science and Technology（NAIST）

合せ回路用のテスト 生成アルゴ リズムを用いてテスト 生成が 可能となるように回路のテスト 容易化を行う手 法が 提案されている．

代表的なテスト 容易化設計法とし て完全スキャン 設 計法がある．完全スキャン 設計法では ，組合せ回路用 のテスト 生成アルゴ リズムを用いてテスト 生成を行い， 高い故障検出効率を達成できるが ，実動作速度でのテ スト 実行ができない．また，回路の大規模化にともな い，テスト 生成の対象となる回路の規模が 大きくなる と ，テスト 生成時間が 長くなり，故障検出効率が 低く な る可能性が ある．さらに 完全スキャン 設計法では ， 長いテ スト 実行時間を 要する．

完全スキャン 設計法で の 問題点を 解消するために ，

☆

回路中のテ スト 生成の 対象とな る全故障数に 対する，テ スト 生 成アルゴ リズ ムに よって 生成され たテ スト 系列が 検出可能な 故 障数とテ スト 不可能と 判明し た故障数の和の割合をい う．

☆☆

故障検出効率が100%の場合をいう． 1278

レジ スタ転送（_RT）レベルでのデータパスを対象とし たテスト 生成法やテスト 容易化設計法が 提案されてい

る^2)∼8)．これらの手法はデ ータパスの階層テスト 生成

法⁹⁾に 基づいている．階層テスト 生成法では ，ゲ ート レ ベルにおいて組合せ回路で構成される回路要素単体 に 対し てテスト 生成を行い，_RTレ ベルで 各回路要素 に対し てテストプ ラン 生成を行う．テストプ ランとは， 外部入力から回路要素の入力へテストベクトルを正当 化し ，その回路要素の出力応答を外部出力へ伝搬する ための制御ベクトルの時系列をいう．階層テスト 生成 法では組合せ回路で構成され る回路要素単体に対し て テスト 生成を行うので ，テスト 生成の対象回路の規模 が 小さく，短いテスト 生成時間で完全故障検出効率を 達成できる．また，回路の通常動作時のデ ータ転送に 用いる信号線上でテスト ベクトルの正当化および 出力 応答の伝搬を行うので ，完全スキャン 設計法に比べて テスト 実行時間が 短く，実動作速度でのテスト 実行が 可能である．し かし 一般に各回路要素に対し てテスト プ ランが 存在するとは限らないので ，これらの手法で はテスト 対象の回路要素に対し てテストプ ランが 存在 するよ うにデ ータパ スのテ スト 容易化を 行っている．

デ ータパ スの 強可検査テ スト 容易化設計法²⁾では ， レジ スタのホールド 機能および 演算器のスルー機能を 用いてデ ータパスを設計変更する．この手法では ，テ スト 生成時間および テスト 実行時間は完全スキャン 設 計法に比べて短く，実動作速度でのテスト 実行が 可能 である．強可検査法³⁾では ，テストプ ランを通常動作 に用いるコント ローラの機能を考慮せずに構成し てい るので ，テストプ ランをデ ータパスへ供給するための テストコントローラおよび マルチプレ クサ（_MUX）を 回路内部に付加し ている．し かし 強可検査法では ，テ ストコント ローラや付加し た_MUXの面積が 大きいた め，回路全体の面積オーバヘッド が 完全スキャン 設計 法に 比べて大きいという問題が ある．

強可検査法でのテストコント ローラの面積を削減す るために ，デ ータ パ スの 新し いテ スト 容 易性とし て 固定制御可検査性を導入し ，固定制御可検査性に基づ くテスト 容易化設計法（ 固定制御可検査法 ）を提案し た⁴⁾．固定制御可検査法では ，演算器の スル ー 機能 ， MUXおよび バ イパスレジ スタを用いてデ ータパスを

設計変更する．固定制御可検査法は ，強可検査法での 利点を持ち，強可検査法よりも面積オーバヘッド を削 減し ている．し かし ，依然とし て回路全体の面積オー バヘッド が 完全スキャン 設計法に比べて大きいという 問題が ある．

コント ローラの機能を利用し たデ ータパスのテスト

容易化設計法⁵⁾では ，デ ータパ スの各回路要素に 対し てテストプ ランの存在を保証するために ，レジ スタの ホールド 機能および 演算器のスルー機能を用いてデ ー タパスを設計変更する．また，デ ータパスの各回路要 素に対し てテストプ ランを供給する機能をコント ロー ラに 付加し ており，完全故障検出効率を保証できる．

Genesis^6)∼8)では，デ ータパス中の各演算器に対す

るテストプ ランをコント ローラの通常動作時の出力系 列（ 以下では ，コント ローラの制御系列と呼ぶ ）を用 いて構成するためのテスト 容易化設計法を提案し てい る．_Genesisではコント ローラの制御系列を抽出する ために ，デ ータフローグ ラフを生成し ，そのデ ータフ ローグ ラフ上で，デ ータパス中の各演算器に対するテ ストプ ランをコント ローラの制御系列で構成できるか ど うかを解析し ている．テストプ ランを構成できない 場合は ，_MUXを 用いてデ ータパ スを 設計変更する ． 各演算器のテストプ ランは付加し た_MUXの制御ベク トルとコント ローラの制御系列で構成され るため，テ ストプ ランをデ ータパスへ供給するための回路の面積 オーバヘッド が 小さい．し かしデ ータパス中の_MUX や，付加し た_MUXをテスト の対象とし ておらず，そ れ ら の_MUXに 対し て テ ストプ ラン を 生成し な いた め ，完全故障検出効率を 保証できない．

本論文では，デ ータパス中の組合せ回路で構成され るすべての回路要素に対し て階層テストを実現するた めのテ スト 容易化設計法を 提案する．提案手法では ， テストプ ランをデ ータパスへ供給するための機能をコ ント ローラに付加せずに ，コント ローラの制御系列を 用いてテストプ ランを構成する．提案するテスト 容易 化設計法では ，演算器のスルー機能，定数発生器およ び_MUXを用いてデータパスを設計変更する．_Genesis ではデ ータパスに対し て完全故障検出効率を保証でき ないのに対し て，提案手法では_Genesisと同等の面積 オーバヘッド で ，強可検査法および 固定制御可検査法 と 同様に 完全故障検出効率を 保証できる．

2. 諸 定 義

2.1 デ ータフロー依存型回路

RTレ ベルに おいて，回路はコント ローラとデ ータ

パ スから 構成され る．デ ータフ ロー依存型回路では ， コント ローラとデ ータパスは制御信号線のみで接続さ れ（ 図₁），コント ローラは リセット 入力のみを 持つ． RTレ ベルに おいてコント ローラは 状態遷移図，デ ー

タパスは回路要素および 回路要素を相互に接続する信 号線で記述される．回路要素は，外部入力，外部出力， 定数入力，ホールド 機能を持つレジ スタと持たないレ

コントローラ データパス 制御信号線

リセット

外部出力（_PO）

外部入力（_PI）

外部出力（_PO） 図₁ RT レベルにおけるデータフロー依存型回路 Fig. 1 A data flow intensive circuit at RT level.

ジ スタ，_MUX，加算器や 乗算器など の 演算器に 分類 され る．以下では，組合せ回路で構成され る_MUXお よび 演算器を組合せ回路要素と呼ぶ．各回路要素は入 出力を持ち，入力はデ ータを入力するデ ータ入力とコ ントローラから制御値を入力する制御入力に分類され， 出力はデ ータを出力するデ ータ出力がある．信号線は 回路要素のデ ータ入出力を接続するためのデ ータ信号 線とコント ローラと制御入力を接続するための制御信 号線に分類され る．本論文では ，以下の条件を満たす デ ータパ スを 対象とする．

A1^： 回路要素の各デ ータ入出力のビ ット 幅は すべ て等し い．

A2:^{： 各回路要素は，}1^個または2^{個のデ ータ入力，} 1個のデ ータ 出力 ，たかだ か₁個の 制御 入 力を 持つ．

2.2 ^{階層テスト 生成法}

階層テスト 生成法は ，次の₂段階からなる．第₁段 階ではゲ ートレ ベルにおいて，各組合せ回路要素単体 に 対し て 組 合せ 回路用のテ スト 生成アルゴ リズ ムを 用いてテスト ベクトルを生成する．第₂段階では_RT レ ベルまたは動作記述レ ベルにおいて，テスト ベクト ルを外部入力から組合せ回路要素へ正当化し ，その出 力応答を外部出力へ伝搬するためのテストプ ラン（ 制 御ベクトル系列 ）を求める．階層テスト 生成が 可能な デ ータパスの性質とし て，強可検査性²⁾が 提案されて いる．

定義₁（ 強可検査性 ）デ ータパス_DP 中の各組合 せ回路要素_M に 対し てテ ストプ ラン_{T P} が 存在し ， T P^{で 外部入力から}M の入力ポート へ任意の値を正

当化，かつ_M の出力ポートから任意の値を外部出力 へ伝搬できるとき，_DP は強可検査であるという．_✷

強可検査デ ータパ スには ，次の特長が ある．

• 各組合せ回路要素単体に対し て，組合せ回路用の

テスト 生成アルゴ リズムを適用するので ，短いテ スト 生成時間で 完全故障検出効率を 達成できる．

• 各組合せ回路要素に対し てテストプ ランの存在を

保証し ているので ，デ ータパス全体に対し て完全 故障検出効率を 達成できる．

2.3 拡張デ ータフローグ ラフ

こ こで は ，新し いデ ータフ ロ ーグ ラフとし て 拡張 デ ータフ ロ ーグ ラフを 導入する ．拡張デ ータフ ロ ー グ ラフ（ 以下では_ETCDF，Extended Test Control Data Flowと呼ぶ ）は，有向グ ラフ_G= (V, E, c)^で

与えられ る．_V は 演算を 表す頂点の集合，_Eはデ ー タ転送を表す辺の集合，_c：_{V → N}（_N：自然数 ）は 制御ステップ である．頂点_{v∈ V} は ，デ ータパ スの 外部入力，外部出力，定数入力，演算器または_MUX に対応する．辺_{e(vi, vj) ∈ E}が_{c(vi) = c(vj)}を満た すならば ，辺_eは₂つの 演算頂点_viと _vjに 対応す る回路要素間に存在するレジ スタとそれらの回路要素 を接続するデ ータ信号線に対応する．辺_{e(vi, vj) ∈ E} が_{c(vi) = c(vj)}を満たすならば ，辺_eはデ ータ信号 線に 対応する．

ETCDF^は2種類の頂点で 構成され る．₁つは実行

され る演算に対応する頂点で ，その頂点に対応する回 路要素の入力に値が 伝搬され ，レジ スタまたは外部出 力にその回路要素の出力応答を伝搬する．もう₁つは 実行されない演算に対応する頂点（ 区別するために以 下では ，ダ ミー頂点と呼ぶ ）で ，そのダ ミー頂点に 対 応する回路要素の出力応答がレジ スタおよび 外部出力 に 伝搬し ない．_ETCDFは₂種類の辺で 構成され る． 1^{つは実行される}2つの演算頂点を接続する辺である． もう₁つはレジ スタとダ ミー頂点またはダ ミー頂点と MUXに対応する頂点間を接続する辺（ 区別するため

に 以下では ，ダ ミー辺と 呼ぶ ）である．

ここで ，演算器のスルー機能について考える．ある 制御ステップ で ，スル ー機能付き演算器_mの機能が スル ー演算に 選択され ている場合，_mに 対応する頂 点は_ETCDF上には表さず，スルー演算によるデ ータ フローについては 単に 辺で 表す．

ベンチマーク回路_{T seng}のデータパスとコントロー ラの状態遷移表をそれぞれ ，図₂と図₃に示す．制御 ステップ 数を₆としたときの_{T seng}に対する_ETCDF を 図₄に 示す．図₄に おいて ，大きい頂点は 演算器 に 対応し ，小さい頂点は_MUXに 対応する ．図₄に おいて，破線で示し た頂点がダ ミー頂点を表し ，破線 で 示し た 辺がダ ミー辺を 表す．_Genesis⁸⁾のデ ータフ ローグ ラフ（_TCDF，Test Control Data Flow^）では 演算器に対応する頂点のみ表し ているのに対し て，提 案手法の_ETCDFでは 演算器および_MUXに 対応す る頂点を表し ている．

ETCDF上のダ ミー頂点およびダ ミー辺に関する回

Reg5 ^l5 PIN1

SUB1 Reg2 ^l2

ADD1 l6 _Reg6

PIN2

OR1 ADD3

l4 PIN3

MUL1 ADD2

0 1 One

l1 Reg1

POUT1

AND1 Zero

l3 Reg3

POUT2 m7

m1 m2

m3

m4 m6 m5

0 1 0 1 0 1 0 1

0 1 0 1

Reg4

MUX2

MUX4

図₂ T seng データパス Fig. 2 The data path of T seng.

Input reset

State PS NS

Outputs

1 0 0 0 0 0

Any S1 S2 S3 S4 S5 S1 S1 S2 S3 S4 S5

l1 l2 l3 l4 l5 l6 m1m2 m3 m4 m5 m6 m7 1

0 1 1 1 0

0 1 0 1 0 0

1 0 0 0 1 0

1 0 1 1 0 1

1 0 0 0 0 1

1 0 0 0 0 1

0 0 0 0 1 0

1 0 0 0 0 0

1 0 0 1 0 0

1 0 0 0 0 0

0 0 1 0 0 0

0 0 0 1 0 0

0 0 0 1 0 0 図₃ T seng コントローラ状態遷移表 Fig. 3 The state transition graph of T seng.

1(S0)

i3 c2(0) c1(1) i1 i2 Binding Information

+1 c1 c2

2(S1) i3

i3 r1

i1

i1 c2

i2

i2

PIN1:i1 PIN2:i2 PIN3:i3 POUT1:o1 POUT2:o2 Reg1:c1,r3,r6,r7 Reg2:r1,r5 Reg3:c2,r8 Reg4:i3,r2,r4 Reg5:i1 Reg6:i2 ADD1:+1,+3 ADD2:+2 ADD3:+4 MUL1:*1 SUB1:-1 OR1:or1 AND1:&1 MUX1:m1(0),m1(1) MUX2:m2(0) MUX3:m3(0),m3(1) MUX4:m4(0) MUX5:m5(1) MUX6:m6(0),m6(1) MUX7:m7(1) c1

3(S2)

4(S3)

5(S4)

*1 -1

o1

+2 +3 +4

r2 c2 r1 r3 i2

or1 &1

r4 r5 r6

r7 r8

i3 +2 m5(1)

m6(0)

or1 +4 m1(0)

m3(0)

-1 m2(0)

c1(1)

m3(1) i1 m7(1)

i3 m6(1)

+4 -1

m1(1) m3(0)

i2 i1

m4(0) c2(0)

o1 o1 o1

o2 o2

o2

o1 o2 6(S5)

図4 拡張デ ータフローグ ラフ（T seng ） Fig. 4 An ETCDF graph of T seng.

路の機能は回路外部に影響し ないが ，テストプ ランを 構成するためのテスト 容易化の際にこの機能を考慮す ることで，面積オーバヘッド を軽減することができる．

start

レジスタ初期化_MUX付加

ETCDF生成

可検査性解析

ステップ１

ステップ２ (3.1節)

(3.2節)

(3.4節)

(3.5.1節)

(3.5.2節)

(3.5.3節) U =φ

No Yes

付加回路の候補を求める

付加回路の付加

不要な付加回路の削除

End

テストプランをコントローラの制御系列を用いて 構成できない組合せ回路要素の集合

U:

リセットMUX可制御化 (3.3節)

図₅ テ スト 容易化設計手続き Fig. 5 A procedure of DFT.

また_ETCDFでは ，コント ローラの リセット は 最初 の制御ステップ でのみ実行され るものとする．

3. 提 案 手 法

提案するテスト 容易化設計法では，演算器のスルー 機能，定数発生器および_MUXを用いて，与えられた デ ータパスを強可検査デ ータパスに設計変更する．テ ストプ ランをデ ータパスへ印加するのにすべての制御 信号線（ 付加し た回路要素の制御信号線も含む ）を付 加回路によって制御すれば ，付加回路の面積が 大きく なる．そのため提案手法では ，デ ータパスに付加し た 回路要素以外の回路要素はコント ローラの制御系列を 用いて制御する．提案手法は以下の₂ステップ からな る（ 図₅参照 ）．

ステップ₁： デ ータパス中の各組合せ回路要素に対 し てコント ローラの制御系列を用いてテストプ ラ ンを構成できるかど うかを 調べる．

ステップ₂： ステップ₁でテストプ ランを構成でき なかった組合せ回路要素に対し てテスト 容易化を 行う．

ステップ₁では ，コント ローラの制御系列を抽出す るために，コントローラとデ ータパスから_ETCDFを 生成する（_3.2節 ）．_ETCDF上で，テスト 対象となる 組合せ回路要素に対応する頂点の入力と出力に直接接 続する辺の可制御性および 可観測性を 調べることで ， テストプ ランをコント ローラの制御系列を用いて構成 できるかど うかを 調べる（_3.4節 ）．

ステップ₂では ，テ ストプ ラン を コント ロ ーラ の 制御系列を用いて構成できるように ，デ ータパスを設

MUX

Reset テストピン

S0

S0

コントローラ

階層テスト可能な データパス

S₀

0 ^通常動作, データパスのテスト 1 テストレジスタの観測

テストレジスタ

スルー機能

外部出力 外部入力

定数発生器

MUX1

図₆ テ ストプ ラン の供給方法 Fig. 6 Architecture of test plan application.

計変更する（_3.5節 ）．テ スト 容易化で 用いる付加回 路とし ては ，面積オーバヘッド をできるだけ小さく抑 えるために ，演算器のスルー機能，定数発生器および MUXを用いる．このとき，各組合せ回路要素に 対す

るテストプ ランの付加回路の制御については ，₁つの 制御ベクトルで 構成できるよ うにする．

テ ストプ ラン の 供給方法を 図₆に 示す．提案手法 では各テストプ ランについて，付加回路の制御を₁つ の制御ベクトルで構成するので ，付加回路の制御用の ハード ウェアをレジ スタ（ テストレジ スタと呼ぶ ）の みで構成できる．し たが って提案手法では ，強可検査 法および 固定制御可検査法に比べて少ない面積でテス トプ ランの供給を実現し ている．テストレジ スタの故 障によって，デ ータパスの付加回路に誤った制御ベク トルが 供給され る場合があるので ，デ ータパスのテス トができない可能性がある．そのため，デ ータパスを テスト する前にテストレジ スタからデ ータパスの付加 回路へ供給する制御ベクトルを外部で観測する必要が ある．そこで ，デ ータパスの外部出力側に_MUXを付 加し（ 図₆中の_MUX1），テストレジ スタの値を観測 する．テストレジ スタの故障を検出すれば テストは終 了する．こ の_MUXは テ ストレ ジ スタから 制御する

（ 図₆中の_S0）．テ ストピンはテ ストレジ スタのホー ルド 制御用の外部ピンである．

3.1 ^{レジ スタ初期化}MUX^付加

デ ータパス中のすべての組合せ回路要素に対応する 頂点を_ETCDF上に 表すことがで きるよ うに 前処理 とし てデ ータパスを設計変更する．与えられたデ ータ パ ス中のあ るレ ジ スタを 外部から 何らか の 値に 初期 化できないとき，外部からそのレジ スタまでのデ ータ

R2 PI1

R1 PI2

R2 PI1

R1

(a)設計変更前 (b)設計変更後

図₇ レジ スタ初期化_{MUX 付加} Fig. 7 Adding a MUX for register initialization.

フローは 存在し ない．前処理では ，初期化できないレ ジ スタの 直前に_MUXを 付加し て ，外部入力と その MUXを接続し ，外部から初期化できるように設計変

更する．たとえば ，図_{7 (a)}のレ ジ スタ_R2は 外部か ら初期化できないので，_R2の直前に_MUXを付加し ， 外部入力とその_MUXを接続する（ 図_{7 (b)}）．テスト の際（ テストプ ランの生成のときも含む ）に ，外部入 力から初期化できないレジ スタへのデ ータフローが 存 在するよ うに ，付加し た_MUXの制御を 固定する．

3.2 ETCDF^生成

コント ロ ーラに 接続され た 制御 信号線 以外の 制御 信 号が 決められ たと き ，_ETCDFの 生 成は ，以 下の ETCDF^{生成手続きおよび}ETCDF^{更新手続きに よ} り行う．

ETCDF生成手続き：与えられ たデ ータパ スおよび コント ローラ の 状態遷移表を それぞ れ ，_DP および F SM^{とする．また，}l^{を状態遷移回数，}s0^{を リセッ}

ト 状態とする．レジ スタ初期化_MUX付加により，外 部入力または定数入力からすべてのレジ スタへのデ ー タフローが 存在することが 保証されている．し たが っ て ，すべて のレ ジ スタを 初 期化す るのに 必 要な 状態 遷移を起こせば ，すべての回路要素に対応する頂点を ETCDF上に 表現することができる．ここで ，_lは 与

えられ るものとする．ただし ，_lはレジ スタ初期化に 必要な 状態遷移回数以上の 整数値と する．_s0 に 対応 する₁番目の制御ステップ から_l番目の制御ステップ まで_ETCDF更新手続きを繰り返す．

ETCDF ^{更 新 手 続 き（}i 番 目 の 制 御 ス テップ を ETCDF^{に追加する手続き ）：}i− 1^{番目の制御ステッ}

プ まで の_ETCDFを _Gi−1 とする．_si−1，_siをそれ ぞれ ，_{i− 1}，_i番目の制御ステップ に対応する_{F SM} の状態とする．_Ei−1を_{i− 1}番目の制御ステップ の辺 の集合とする．_siにおいて，_Gi−1に 追加する頂点の 集合および 辺の集合をそれぞれ ，_Vi，_Eiとし ，各集

合は 最初は 空とする．このとき，以下の手続きによっ て得られ る_Vi，_Eiを_Gi−1に 加える．

1. siでホールド モード になっているレジ スタに対応

する辺が_Ei−1に 存在すれば ，その辺を_Eiに 追 加する．

2. 次の条件を同時に満たす演算器に対応する頂点を Vi^{に 追加する．}

c1^： 演算器の入力へ外部入力または_Ei−1の辺 に 対応するレジ スタからの経路が 存在する． c2^： 演算器の出力から外部出力または_siでロー

ド モード になっているレジ スタへの経路が 存 在する．

3. 2^でViの頂点とし て追加し た演算器へレジ スタ

を介さない経路を持つ外部入力および 外部出力に 対応する頂点を_Viに 追加する．

4. 2^でViに追加し た演算器間，演算器とレジスタ間

または演算器と外部入出力間に存在する_MUXを 考える．_MUXのsiで選択されていない入力とレ ジスタまたは外部入力との接続関係を調べ，_MUX の選択されていない入力へ_Ei−1の辺に対応する レジ スタからの経路があるならば ，この_MUXに 対応する頂点_vを_Viに 追加する．

さらにvに 対応する_MUXの 選択され ていない 入力とその入力への経路を持つレジ スタ間に演算 器が あれば ，その 演算器をダ ミー頂点とし て _Vi に 追加する．

5. 各 頂 点 間を 接 続 す る 辺 ，ダ ミ ー 辺および ロ ード

モード になっているレ ジ スタに 対応する辺を _Ei に 追加する．

3.3 ^リセットMUX^可制御化

リセット状態において制御信号が_v，他の状態におい て制御信号が_¯vであるような_MUXをリセット_MUX と 呼ぶことに する（ 図₂ 中の_MUX2，_MUX4）．リ セット_MUXは ，レジ スタを定数または外部入力から 初期化するために用いられる．_ETCDFの₁番目の制 御ステップ に リセット_MUXに対応する頂点が 現れな い場合は ，リセット 状態にのみ活性化され るリセット MUXの故障を検出するためのテストプ ランを生成す

ることができない．この場合にはテストレジ スタから 任意の制御値をリセット_MUXの制御入力に与えるた めの回路をリセット_MUXの制御信号線上に付加する

（ 図₈）．

リセット 状態において制御信号が₁，他の状態にお いて制御信号が₀のリセット_MUXを考える．制御信 号₀が 印加され る制御ステップで ，リセット_MUXを 通し てデ ータ転送が 行われるとき，リセット_MUXに

Const. / PI

1 0 テストレジスタ

図₈ リセット_{MUX 可制御化} Fig. 8 Making a reset MUX controllable.

表₁ テ ストプ ラン 生成対象頂点の入出力辺に 対する尺度 Table 1 Properties for edges connecting to a starting

node of test plan generation.

可検査性解析 対象回路要素

入力辺 出力辺

2 入力演算器 Cg^，Cg O

1 入力演算器 C_g O

MUX（制御信号 0） ^左入力：C_all1^{，右入力：}C₀ O

（ 左入力を 選択 ） 左入力：_C0，右入力：_{— O} MUX（制御信号 1） 左入力：C₀，右入力：C_all1 O

（ 右入力を 選択 ） 左入力：_{—，右入力：C0} O

—：尺度を付けないことを表す．

対応する頂点がその制御ステップに現れ る．その頂点 に対し てテストプ ランの存在を保証すれば ，リセット MUX^{の制御入力に}1を印加することで ，リセット 状

態にのみ活性化されるリセット_MUXの故障を検出で きる．

リセット_MUXの制御のための付加回路については， テストレジ スタから制御する．テストプ ランの生成の 際には，リセット_MUXに対し てリセット 状態で制御 信号が _vのときのみ活性化され るリセット_MUXの 故障を検出するためのテストプ ランを生成することは できないが ，_v¯が 印加され る制御ステップ に 存在する リセット_MUXに対応する頂点に対し てテストプ ラン pを生成できる．リセット 状態で制御信号が_vのとき

のみ活性化され るリセット_MUXの故障を検出するた めのテストプ ランは ，付加回路を用いて制御入力に _v を 与えることによって _pで 代用できる．

3.4 ^{可検査性解析}

デ ータパス中の各組合せ回路要素_mに 対し てテ ス トプ ランをコント ローラの制御系列を用いて構成でき るかど うかを調べるために ，_ETCDF上で_mに 対応 する頂点 _nの 入力に 接続され た 辺（ 入力辺 ）の 可制 御性および 出力に接続された辺（ 出力辺 ）の可観測性 を調べる．可検査性解析は 次の₂段階からなる．第₁ 段階では ，_nの 各入出力辺に 対し て 表₁に 基づ いて 尺度を付ける．尺度とは ，レジ スタまたはデ ータ信号 線上の値の制御および 観測が 可能かど うかを示す性質

表₂ 尺度変換表

Table 2 Property transformations.

尺度

z = x (operation) y

×

＋ − ÷ _{AND OR XOR NOT}

V (x) O (y) O (x) C (z)₀ C (z)₁ C (z)_g ^{C (x),g}

V (z) V (y)

V (y) C (y),g V (x)

C (x),_g V (y) C (y),g V (x)

C (x),_g C (y),g

C (y)₁ C (x)1

C (x),_g C (y)₁

C (x),₁ C (y),1

C (y)₀ C (x)0

C (x),₁ C (y)₀ C (x),₁ C (y)₁ C (x),₁ C (y)₁ Call1(x),Call1(y)

Call1(x)

C (x),₀ C (y)₀ C (x),₀ C (y)₀ C (x),₁ C (y)₁ Call1(x),Call1(y)

C (y)₀

C (x)₀ C (x)₀

Call1(x),C (y)0 Call1(y),C (x)₀

Call1(x),C (y)0 Call1(x),C (y)1 Call1(x),C (y)1 Call1(y),C (x)₁

V (y),O (z) V (y),O (z) C (y),1 O (z) C (y),1 O (z) V (x),O (z) V (x),O (z) C (x),₁ O (z) C (x),_g O (z) V (y),O (z)

V (x),O (z) V (y)

V (x), V (x),V (y) V (x),V (y) V (x),V (y) V (y),O (z)

V (x),O (z)

C (y),₁ O (z) C (x),1 O (z)

C (y),₁ O (z) C (x),g O (z)

C (x),_g Call1(y) C (x),_g C (x),_g C (x)_g C (y),g Call1(x)

C (x),₁ Call1(y) C (y),1 Call1(x) C (x),₁ C (y)₁

C (y)₀ C (x)₀

Call1(x),Call1(y)

Call1(y),O (z) Call1(x),O (z) Call1(y),O (z) Call1(x),O (z) V (y)

V (x), V (x),V (y) V (x),V (y) V (x) C (y)₀

C (y),g C (x)0 C (x),₁ C (y)₀ C (y),1 C (x)0 C (x),₁ C (y)₁

C (x),₀ C (y)₀

Call1(x) Call1(y) C (y),0 O (z) C (x),₀ O (z) C (y),₀ O (z) C (x),0 O (z)

V (y) C (x),g V (x) C (x),₀ C (y)₁ C (y),0 C (x)1

C (x),₀ C (y)₀ C (x),₁ C (y)₁ Call1(x),Call1(y)

Call1(x),C (y)0 Call1(y),C (x)₀ V (y),O (z) V (x),O (z) V (y),O (z) V (x),O (z)

Call1(x)

C (x)0

O (z)

−

O (z)

−

C (x)_g

MUX

V (x) O (y) O (x) C (z)₀ C (z)₁ C (z)_g

V (z) V (y) Call1(z)

である．尺度とし て以下の₆つの性質を 用いる． 一般可制御性： 辺_xに 任意の 値を 制御可能かど う

かを示す尺度をいい，Cg(x)^{で 表す．}

0^{可制御性： 辺} x^{に 値}0を 制御可能かど うかを 示 す尺度をいい，_C0(x)で 表す．

1^{可制御性： 辺} x^{に 値}1を 制御可能かど うかを 示

す尺度をいい，_C1(x)で 表す．

全₁可制御性： 辺_xに すべて₁からなる値を 制御 可能かど うかを示す尺度をいい，_Call1(x)で表す． 可観測性： 辺_xの 値を 観測可能かど うかを 示す尺

度をいい，_O(x)で 表す．

可検証性： 辺_xの値を 観測可能かど うか ，または ， 辺_xに 任意の 値を 制御可能かど うかを 示す尺度 をいい，_V(x)で 表す．

演 算 器の テ スト で は ，_ETCDF上で 対応する 頂 点 の すべて の 入力辺が 一般可制御性 _Cg を 満たし ，か つ 出力辺が 可観測性 _Oを 満た さなければ なら な い ． MUXのテストでは ，制御入力と各デ ータ入力に対し

て ，_(0,all1,0)，_(0,0,–)，_(1,0,all1)，_(1,–,0)の₄通り のテスト パターンを正当化できれば ，_MUXのすべて の故障をテ スト できる．ここで「_–」はど んな 値でも よいことを 意味する．表₁の_MUXに おいて ，上段 は_MUXの制御信号線上の故障を検出するために各入 出力辺に付ける尺度，下段は_MUXのデ ータ信号線上 の故障を検出するために各入出力辺に付ける尺度を表 す．また ，表₁の_MUXに おいて ，「_—」は 尺度を 付

け る必要がないことを 表す．

第₂段階では ，尺度が 付いた頂点_nの入出力辺ご とに ，その尺度を尺度変換表（ 表₂）に 基づいて別の 辺に対する尺度に変換し ていき，外部入力または外部 出力に接続する辺に到達するまで尺度の変換を繰り返 す（ 以下では ，尺度変換と 呼ぶ ）．尺度変換表は ，尺 度変換において，各演算器に対応する頂点に付いた尺 度を，その演算器の関数に基づいて別の辺の尺度にど う変換できるかを示し た表である．尺度変換は以下の 2ステップ で行う．ここで ，頂点_nに対し て尺度を付

けた辺の集合を _M(n)と する．また ，_nの尺度変換 によって尺度が 付いたすべての辺の集合を_M^′_(n)と し ，_M^′_(n)は 最初は 空とする．

ステップ₁：_{M(n) = φ}であれば 尺度変換は 終了し ， そうでなければ 以下を行う．_M(n)から₁個の尺度の 付いた辺_eを 削除し ，その 辺を _M

′_(n)

に 追加する． 辺_eが 外部入力または外部出力に接続する辺であれば ステップ₁へ戻り，そうでなければ ステップ₂を行う． ステップ₂：辺_eの尺度を 尺度変換表に 基づ いて 他 の 辺の 尺度に 変換し ，尺度が 付いた 辺を _M(n)に 追 加し て ステップ₁へ戻る．

テ スト 対象の組合せ回路要素_mに 対応する頂点_n とは別の，_nより上流の_mに対応する頂点_n^′を介し て 値を 伝搬するよ うなテ ストプ ラン を 構成し たとき ， m^{を通し て}mのテスト のための値を伝搬し なければ

ならない ．そのため ，_mが その 値を 伝搬で きるかを

検証するために ，頂点_n^′の出力辺の可観測性を調べ る必要が ある．

また，テスト 対象の組合せ回路要素_m

′

に対応する 頂点_kの 出力辺に 付け た可観測性を 外部出力に 対応 する頂点の入力辺まで 尺度変換を行う際には ，_kとは 別の，_kより下流の_m^′に 対応する頂点の出力辺への 尺度変換を 行わない．すなわ ち，_m^′ を含む閉路を 通 らずに ，_m

′

の出力応答を 外部出力へ伝搬する．これ により，不要な探索を 削減することができる．

一般に組合せ回路要素に対応する頂点は_ETCDF上 に複数存在するが ，少なくとも₁つの頂点に対する尺 度変換で以下の問題が 生じ なければ ，テストプ ランを コント ローラの制御系列を 用いて構成できる． ( 1 ) 定数入力に一般可制御性が 付く，または異なる

定数の可制御性が 付く場合

( 2 ) ETCDF^上のある1つの辺において，尺度の衝

突が 生じ る場合

ここで尺度の衝突とは ，可検査性解析において尺度変 換で複数の異なる尺度が₁つの辺に対し て割り当てら れ る場合，または ，複数の一般可制御性または複数の 可検証性が₁つの辺に対し て割り当てられる場合をい う．後者の場合，頂点_nに対応する回路要素の各デ ー タ入力に異なる任意の値が 印加できない．可観測性は n^の1つの出力辺に 要求され ，その可観測性は_nと

は 別の頂点の出力辺の可観測性に 変換され るので ，₁ つの辺に 可観測性が 同時に 要求され ることはない．

3.5 デ ータパ スの階層テスト 容易化設計

可検査性解析でテストプ ランをコント ローラの制御 系列を用いて構成できないと判定された組合せ回路要 素の集合を_Uとする．_U中のある組合せ回路要素_m に対応する頂点は複数存在し ，各頂点に対し て考えら れ る尺度変換も複数存在するので ，_3.4節で 述べた問 題点を解消するために必要な付加回路の候補を尺度変 換ご とに 求め る（_3.5.1 項 ）．用い る 付加回路は ，演 算器の スル ー機能，定数発生器および_MUXである． スルー機能は ，加算器や乗算器など の演算器に対し て は ，マスク素子を 用いることで 低面積で 実現で きる． マスク素子を用いてスルー機能を実現できない場合は， MUXを用いてスルー機能を実現する．定数発生器は，

出力に定数を発生するマスク素子で実現できる．_mに 対し てテストプ ランを生成できることを保証するため に 必要な 付加回路の 面積は ，尺度変換ご とに 異な る． そこで 提案手法では ，_mに 対応するすべての 頂点に 対し て考えられ る尺度変換ご とに必要な付加回路の面 積を表す重みを付ける．各付加回路の重みを，マスク 素子と定数発生器は₁，_MUXは₃とする．_U中のす

べての組合せ回路要素のすべての尺度変換に対し て付 加回路の候補を求めた後に ，重みの小さい順に付加回 路をデ ータパスに付加する（_3.5.2項 ）．すべての組合 せ回路要素に対し てテストプ ランをコント ローラの制 御系列を用いて構成できることを保証し た後に ，不要 な付加回路が 存在するかど うかを調べ，不要な付加回 路が あれば 削除する（_3.5.3項 ）．

3.5.1 ^{付加回路候補の求め方}

1つの尺度変換に 対し て ，_3.4節に 示し た問題点が

発生し ていれば ，それぞれの場合に応じ て，以下のよ うに 付加回路の候補を 求める．

問題点₍₁₎：

i) 一般可制御性が 定数入力に接続する辺に付いた

場合：定数入力の直後に_MUXを付加すれば ，外部入 力から任意の値を直接制御できるようになる．この場 合はこの_MUXを 候補とする．

ii) ^定数α^{の可制御性が 定数}c(= α)^{に 接続する}

辺に 付いた場合：定数cの直後にαを 発生する定数 発生器を 付加すれば ，定数_αを 制御で きるよ うにな る．この場合はこの定数発生器を 候補とする． 問題点₍₂₎：

i) 1つの辺に 一般可制御性が₂回以上要求された 場合：

a) テスト 対象回路要素がデ ータ入力を₁つ持つ

場合，そのデ ータ入力の直前に_MUXを付加すれ ば ，外部入力から任意の値を直接制御できるよう になる．この場合はこの_MUXを 候補とする． b) テスト 対象回路要素がデ ータ入力を₂つ持つ

場合，その回路要素に対応する頂点の入力辺まで に 再収斂経路^☆の多い入力辺を_eとする．その回 路要素の_eの終点に対応するデ ータ入力の直前に MUXを 付加し てこの 問題が 解決で き る場合は ，

この_MUXを 候補とする．

これで解決できなければ ，両方のデ ータ入力の直 前に_MUXを付加することにより，この問題を解 決で き る ．こ の 場合は これ ら の_MUXを 候補と する．

ii) i)^{以外で ，}1つの辺に複数の尺度が 要求された

場合：

ここで ，テストプ ラン 生成対象の組合せ回路要 素を _mとする．

a) m^とは別の2つのデ ータ入力を持つ回路要素 m^{′ に 対応する頂点を}n^{′とする．}n^{′ の入力辺を}

☆

再収斂経路とは ，ETCDF 上の頂点 v₁^および2 つのデータ入 力を 持つv₁とは 異なる頂点v₂に 対し て ，v₁を 始点，v₂を 終点とする任意の異なる経路の対をい う．

ea ^およびeb^{，出力辺を}eo^とする．eo^{に 付いた}

尺度を_piとし ，_eaの_piと_ebの_p^′_iに 尺度変換 されているとする．_ebから外部入力に対応する頂 点の出力辺までの間に尺度の衝突が 発生し ている 場合，_eaに対応する_m

′

のデ ータ入力にスルー機 能を 付加すれば ，_ebに 無関係に ，_eoの_piを_ea の_piに 尺度変換できるので ，この問題を 解決で きる．この場合はこの スルー機能を 候補とする． b) m^とは別の2つのデ ータ入力を持つ回路要素

m^{′′に 対応する頂点を} n^{′′と する．}n^{′′の入力辺}

を_e^′_aおよび_e^′_b，出力辺を_e^′_oとする．_e^′_aに付い た尺度を_pjとし ，_e^′_oの_pjと_e^′_bの_p^′_jに尺度変 換され て いると する ．_e

′

b から 外部入力に 対応す る頂点の出力辺までの間に尺度の衝突が 発生し て いる場合，_e

′

a^{に 対応する m}

′′

のデ ータ入力に ス ルー機能を付加すれば ，_e

′

b^{に無関係に ，e}

′ a^のpj

を_e^′_o の_pjに 尺度変換できるので ，この問題を 解決できる．この場合はこのスルー機能を候補と する．

外部入力から_mの₁つのデ ータ入力まで 値を 伝搬 するのに₃個^☆以上スル ー機能を必要とする場合，ま たは ，_mのデ ータ出力から 外部出力まで 値を 伝搬す るのに₃個以上スルー機能を必要とする場合は ，付加 回路の面積の増大を防ぐ ため，それらのスルー機能を 候補とせずに₁個の_MUXを 候補とし て 選ぶことを 考える．前者の場合，_mのデ ータ入力の直前に_MUX を付加すれば ，外部入力から値を直接制御できるよう になる．後者の場合，_MUXを外部出力の直前に 付加 し ，_mのデ ータ出力とその_MUXを 接続すれば ，外 部出力で値を直接観測できるようになる．これらの場 合はこの_MUXを候補とする．

m^{とは 別の}2入力演算器の 両方のデ ータ 入力に ス

ルー機能が 同時に候補とし て選ばれた場合には ，同時 に実現することができないので ，ど ちらか一方の候補 を選ば なければ ならない．候補とし て選ばれなかった スルー機能を_MUXと置き換えて，外部入力からの_m へのテ スト のための 値の 伝搬および 外部出力への _m の出力応答の伝搬を行うことを考える．ただし ，付加 回路の面積の増大を防ぐ ために ，できるだけ多くのス ルー機能を₁個の_MUXに置き換える．外部入力から m^の1つのデ ータ入力へテ スト のための値を 伝搬す

るのに スルー機能を最も多く必要とするならば ，その デ ータ入力の直前に_MUXを付加すれば ，外部入力か ら値を直接制御できるようになる．_mのデ ータ出力か

☆ 1 個の MUX の面積は 3 個のスルー機能の面積に等しい．

ら外部出力へ出力応答を伝搬するのに スルー機能を最 も多く必要とするならば ，_MUXを外部出力の直前に 付加し ，そのデ ータ出力とその_MUXを 接続すれば ， 外部出力で値を直接観測できるようになる．これらの 場合はこの_MUXを 候補とする．

3.5.2 ^{付加回路の決め方}

U中のすべての組合せ回路要素に対応する各頂点に

ついて，すべての尺度変換ご とに求めた付加回路の候 補の面積を表す重みを計算する．_Uが空になるまで以 下の手続きを 繰り返す．

1. 重みの最も小さい尺度変換を 選び ，その尺度変換

で候補となっている付加回路をすべてデ ータパスに付 加する．

2. 付加回路の制御のすべての組合せについて_ETCDF を 生成し ，_Uに 付加回路を 追加する．

3. 2^{で 生成し た各}ETCDF^{上で ，}U^{中のすべての組}

合せ回路要素に対応する各頂点に対し て可検査性解析 を 行う．

3.5.3 ^{付加回路の削除}

3.5.2 項で 付加し た回路要素の うち，不要な 回路要

素が あるかど うかを 調べる．付加回路を 削除し ても ， コント ローラの制御系列を用いてすべての組合せ回路 要素に対し てテストプ ランを構成できれば ，その付加 回路を 削除する．

4. 従来法との比較

本章では ，_Genesis⁸⁾，強可検査法³⁾，固定制御可 検査法⁴⁾および 提案手法を比較する．これらの手法は デ ータパスの階層テストを実現するための非スキャン テスト 容易化設計法であり，実動作速度でのテスト 実 行が 可能である．

Genesis^：

コント ローラの制御系列を用いて，各演算器のテス トプ ランを構成し ている．付加し た回路要素（_MUX） の 制御に ついては ，各演算 器のテ スト 間は 付加し た MUXの制御を固定にし ているため，制御用の回路を

レジ スタのみで構成でき，少ない面積でテストプ ラン を供給できる．し かし ，_MUXや付加し た_MUXをテ スト の対象とし ておらず，それらの_MUXに対し てテ ストプ ランを生成し ないため，すべての組合せ回路要 素に 対し て完全故障検出効率を保証できない． 強可検査法：

はじ めにコント ローラと独立に（ 制御入力を自由に 制御できるものとし て ）デ ータパスをテスト 容易化す る．次に制御入力へテストプ ランを供給できることを 保証するために，制御入力に_MUXおよび テストプ ラ

表₃ コント ローラ/データパス回路の特性 Table 3 Circuit characteristics.

面積 コント ローラ デ ータパス

回路 (gate) #PI #PO #State #Control ^面積（gate） #PI #PO bit #Reg. #Mod. ^面積（gate）

LWF 1986 1 0 4 8 58 32 32 16 5 3 1924

JWF 6875 1 0 8 38 200 80 80 16 14 3 6672

Paulin 24966 1 0 6 16 124 64 64 32 7 4 24834

Tseng 15033 1 0 5 13 95 96 64 32 6 7 14930

ンを生成するテストコント ローラを付加する．回路内 部に付加し たテストコント ローラからデ ータパスへテ ストプ ランを供給できるので ，実動作速度でのテスト 実行が 可能となる．また，すべての組合せ回路要素に 対し て完全故障検出効率を保証できる．テストプ ラン 長を考慮し て設計変更し ているので ，テスト 実行時間 が 短くなる．強可検査法でのテストプ ランでは ，制御 ベクトルが 時刻ご とに変化するので ，強可検査法では テストコント ローラを順序回路で構成し ている．その ため，強可検査法ではテストコント ローラや_MUXの 面積が 大きくなり，面積オーバヘッド が 大きい． 固定制御可検査法：

各テストプ ランをテストベクトルの正当化，テスト， 出力応答の伝搬の₃つのフェーズに分けて，各フェー ズにおける制御系列を₁個の制御ベクトルで構成し て いるので ，各テストプ ランはたかだか₃個の制御ベク トルで構成できる．これにより，テストコント ローラ を組合せ回路で構成できるので ，固定制御可検査法で は強可検査法に比べてテストコント ローラの面積をよ り小さくすることができる．し かし ，制御信号線上に 付加し た_MUXの面積が 強可検査法と同程度であるた め ，依然とし て面積オーバヘッド が 大きい． 提案手法：

各テストプ ランを_Genesisと同様にコント ローラの 制御系列を用いて構成し ている．し たが って，提案手 法での面積オーバヘッド は強可検査法および 固定制御 可検査法よりも大幅に削減できる．提案手法では ，コ ント ローラの制御系列を用いて各組合せ回路要素に対 し てテストプ ランを構成するため，テスト 実行時間は 強可検査法および 固定制御可検査法でのテスト 実行時 間よりも長くなる．_Genesisではすべての組合せ回路 要素に対し て完全故障検出効率を保証できないのに対 し て，提案手法では強可検査法および 固定制御可検査

法と 同様に 完全故障検出効率を 保証できる． 5. 実 験 結果

Genesis，強可検査法，固定制御可検査法および 提案 手法を，面積オーバヘッド ，テスト生成時間およびテス

ト 実行時間について比較し た．実験に使用し た_RTレ ベルベンチマーク回路は，_LWFと_JWF¹⁰⁾，_Paulin⁸⁾ および_Tseng¹¹⁾である．これらの回路はデータフロー 依存型回路である．₄つの回路の 特性を 表₃に 示す．

#PI^，#POはコント ローラおよびデ ータパ スそれぞ

れの外部入力数および 外部出力数を表す．コント ロー ラに関し て，_#Stateおよび_#Controlはそれぞれ ，状 態数および 制御出力数を 表す．デ ータパ スに 関し て ，

#Reg.^および#Mod.は それぞ れ ，レ ジ スタ 数 およ

び 演算器数を表す．論理合成ツールにはAutoLogicII

（Mentor Graphics^）を使用し た．実験ではコントロー ラの状態数を_kとすると ，_{2k + 1}番目の制御ステッ プ までの_ETCDFを 生成し た．

テスト 容易化設計にともな う付加回路のデ ータパス に 対する面積オーバヘッド および 外部ピンオーバヘッ ド を表₄に示す．_DPはデ ータパ スのテスト 容易化に ともな う付加回路の面積オーバヘッド ，_TCはテ スト プ ランをデ ータパスへ供給するための付加回路の面積 オーバヘッド ，_MUXはデ ータパスの外部出力に 付加 し た_MUXの面積オーバヘッド を示す．回路全体の面 積オーバヘッド は ，回路全体に対する，デ ータパスの テスト容易化にともなう付加回路の面積の割合を示す． 回路全体の面積オーバヘッド について，提案手法は強 可検査法および 固定制御可検査法に比べて大幅に削減 し ており，_Genesisとほぼ 同等である．外部ピン オー バヘッド について，提案手法は_Genesisと同様に ，テ ストレ ジ スタ（ 図₆）のロード_/ホールド 用のテ スト ピン₁本のみであり，強可検査法および 固定制御可検 査法に 比べて小さい．

テスト 生成結果を表₅に示す．_Genesisおよび 提案 手法での括弧内のテスト 生成時間および テスト 実行時 間は 演算器のみのテスト 生成結果であり，_Genesisで は_MUXに対し てテストし ていない．テスト 生成時間 はテスト パターン 生成時間とテストプ ラン 生成時間か らなる．_Genesisおよび 提案手法では ，組合せ回路要 素に対するテストプ ランは手動で求めたため，表₅に おけるテスト 生成時間は組合せ回路要素に対するテス ト パターン 生成時間のみを示し ている．一方，強可検