早稲田大学大学院情報生産システム研究科

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ＬＳＩにおける素子ばらつきの評価とモデル化に関する研究

大川眞一

早稲田大学大学院情報生産システム研究科

2009 年 2 月

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第１章序論

１.１まえがき

本研究論文は，LSIにおける素子ばらつきの問題を取り扱っている．ばらつきの問題と聞くと，

さして新しい話題ではないように聞こえるかも知れないが，決してそのようなものではない．ここで取り扱う素子ばらつきの問題とは，限界論的な性質のものであり，極めて先端的研究対象なのである．今から数十年前の研究者にとっては，まさかこのような問題が，LSI の技術的進展に対して，究極の壁として立ちはだかるとは，到底想像が及ばなかったであろう．これは予想外の出来事なのである．過去，LSI の進展において，様々な限界要因が訪れたが，それを乗り越えて進んできた．しかしとうとう巨大な壁を見てしまったのである．それがLSIにおける素子ばらつきの問題なのである．ここに至るまでは長い道のりがあった．

LSIが産声を上げた1970年頃，トランジスタの集積数は千個程度であったが，それが現在では十億個に達するまでになった．この集積度の向上を支えているのが，素子の微細化であり，現在では45nmルールで設計されるようになっている[1], [2]．トランジスタのゲート電極の仕上がり寸法は約30nmであり，シリコン原子の並ぶ数で言うならば，百個程度でしかない．

過去，LSI の進歩はいくつかの壁にぶつかり，大きな方針転換や，革新的技術によって，それを乗り越えてきた．まず初めに訪れたのがトランジスタのゲート酸化膜の絶縁耐圧の問題で，スケーリングが進むにつれ，ロジックICの標準電源電圧の5Vが保てなくなった．今から15年ほ

ど前の0.6μm世代の時に電源電圧の第二の標準として3.3Vという規格が誕生したが，やがてそ

れも保てなくなり，0.25μm世代，0.18μm世代，0.15μm世代においては，2.5V，1.8V，1.5Vという風に電源電圧は引き下げられた．

この頃，アルミ配線の限界が訪れる．エレクトロマイグレーションによる断線の確率が上昇し，

信頼性の問題が顕著になってきた．それに対して，0.13μm 世代を境に，一つの革新的技術が導入される．Cu CMP（Copper Chemical Mechanical Polishing）プロセスの登場である[3]-[5]．

Cu配線はエレクトロマイグレーションに圧倒的に強く，さらには導体としての抵抗も低く，配線の時定数の削減にも効果がある[3]．また同時に，もう一つの革新技術として，Low-k層間絶縁膜材料の導入が行われた[6], [7]．配線の絶縁材には長いことSiO2（比誘電率4.1）が用いられてきたが，それがSiOF系[6]，SiOC系[8]へと進み，誘電率を数十%下げることに成功した．

しかしここでまた，再び電源電圧の問題が発生する．0.13μm世代で1.2Vにまで引き下げられたが，LSI の歴史はここでまた限界を迎える．電圧を引き下げることができない．この問題に関しては，本論文の中でも扱うが，MOSトランジスタにおけるゲートの実効バイアスの問題と，素子ばらつき（特に入力閾値ばらつき）の問題で，電源電圧を下げる余地はほとんど残されていないのである．ITRS（International Technology Roadmap for Semiconductors）のロードマップでは，過去何度も電源電圧の降下トレンドが修正され，2007年版でもまだ電源電位の低下が織り込まれているが，現実的には電源電圧を下げる余地はほとんど残されていない．低消費電力のア

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プリケーションでは VT（MOSの入力閾値）の高いトランジスタを使わざるを得ないのだが，この時，フェルミレベルシフト（バンドを曲げる）のために，0.6V程度の電圧が必要となる．さらに VTばらつきのために，数百 mV のマージンを確保する必要がある．よって，電源電圧は下げられないのである．実際，低消費電力アプリケーション用の MOS トランジスタでは，90nm 世代，65nm世代に1.2Vの電源電圧が引き継がれた．45nm世代ではかろうじて1.1Vの電源電圧が採用された．しかしこれ以降，せいぜい1.0Vに下げるのが精一杯で，その先の電源電圧低減はないであろう[9]．

このような状況下でのスケーリングでは，ゲート酸化膜そのもののリーク電流が顕著になる．

これは，酸化膜厚が2nmを切るようになり，トンネル効果（量子的波動の漏れ）による電流が無視できなくなったためである．そこで，SiO2（あるいは SiON[10]）に代わり，High-k（高誘電率）の絶縁膜が導入された[11]．具体的にはハフニウムシリケート（HfSiO）を基本とした絶縁膜である[12], [13]．同じゲート入力容量を保ちながら，絶縁膜厚を厚くすることが可能になり，リーク電流の大幅な削減が実現できる．その一方でメタルゲートの導入も始まった．今までのゲート電極材料のポリシリコンでは，ゲートの空乏化という現象があり，酸化膜と接する近傍でのキャリア（電子または正孔）の消失が発生し，電極として有効に作用しなくなるという問題が生じる．それに対する新たな技術として，ゲート電極のメタル化という方法が導入され始めた[11], [14]．

このようにLSIの歴史の中では，幾多の物理限界が発生し，大きな方針転換や，革新的技術の導入を繰り返しながら進化を続けてきた．しかしそのような“物理限界”とは異質な限界要因が新たに発生してきていることに LSI の歴史は気づき始める．それは 0.13μm 世代頃に始まり，

45nm 世代の現在では，深刻な問題に発展している．それは“統計的限界”から発生する“素子ばらつきの問題”であり，今までの物理的な限界論とは全く異質な世界を持つものである．

元々の“ばらつき”という言葉は，耳慣れた言葉であり，その基本的概念は比較的容易に理解できるものである．今までの，数百年に渡る産業の歴史においても，工業製品のばらつきというものは，当然のように存在した．50年近いICの歴史の中にも，当初からばらつきの問題は発生していた．しかし，現在，“全く異質なばらつきの問題”が発生しているのである．それは“統計的限界”によって発生しているものである．（MOS トランジスタのミスマッチに関しては

Pelgromの論文[15]が有名であるが，それよりもさらに新しい異質な問題が発生している．）

旧来のばらつきと，この新しいばらつきの違いを簡単に説明することは難しい．しかし，それを試みねばならない．まず主題を理解することが重要である．今までのばらつきの概念というのはマクロな問題として扱えられてきた．例えば，金属であれば，金属という物質の連続体であり，

離散的概念は不要である．しかし，極限まで小さいスケールで考えるならば，それはミクロの世界に変わり，原子という不連続体の集まりである．今問題となっているばらつきの世界は，このミクロな世界の問題である．しかし，単純にミクロなだけの問題ではない．ミクロの世界でも，

原子は等間隔に並んでおり，ある体積の中には，決まった数の原子が入る．実は，それ以上に複雑な問題が発生しているのである．それは“不純物原子数の揺らぎ”である[16], [17]．

半導体（シリコン）の結晶の中には，不純物原子が導入されているが，現在のLSIの世界では，

その混入率は，おおよそ1ppm～1%である．結晶を構成するシリコン原子の数から比べると圧倒的に少ない．この場合には，統計的に特有の現象が起こる．たとえば，ある体積の中に不純物原

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子が平均で千個入っていたとしよう．この千個という数が安定であるか否か．実は安定ではない．

おおよそ√1000 ≈ 32の分布（σ）を持ってばらつくのである[46]．その分布形状はほぼ正規分布に近い．（より正確にはポアソン分布に近い．） 1000個に対して32であるから，標準的に3.2%

のばらつきである．22分の1の確率でばらつきは6.4%（2σ）を超え，370分の1の確率で9.6%

（3σ）を超える．このようにシリコンの結晶の中に，低い確率で分散して存在する不純物原子は，

決して安定した数を保つ性質のものではなく，基本的にばらついてしまう性質のものである．これは確率的な現象であり，統計的に扱われるべき事象である．

このばらつき（確率的な揺らぎ）は人為的に制御することができない．ある世代のプロセス（デバイス構造）が決まってしまうと，その後の製造技術の向上で改善することができない．しかも世代を重ねる毎に，ばらつきは増えて行く．素子が縮小されて，一つの素子に含まれる不純物原子の数が減り，その数の揺らぎが増すためである．たとえば，不純物原子の数が100に減少すれば，√100 = 10の分布（σ）を持つようになる．標準で10%のばらつきが発生する．この状態は，

決して先の未来の話ではなく，65nm世代ないし45nm世代で既に始まっているのである．今まで，工業製品では物質を連続体として扱っていたのが，数百年の時を経た今，ついに原子の数の壁を垣間見ることになったのである．

さて，話をまとめよう．LSIはその約40年の歴史の中で，著しい発展を遂げつつ，いくつかの障壁を乗り越えてきた．その障壁のほとんどは物理的限界であり，その問題は，デバイス構造の変更や，製造方法の変更，使用材料の変更等の施策により解決されてきた．しかしこのLSIの40 年の歴史の中で，初めて出会う異質な問題が発生する．新たな素子ばらつきの問題である．統計的限界により，制御不能，改善不能なばらつき成分の存在が顕著化してきた．これは全く新しい技術テーマであるのと同時に，新たな英知を必要とする学術的テーマでもある．デバイス技術，

評価技術，モデル化技術，設計技術，CAD技術，およびそれらを支える学術において，広く，多くの革新が必要とされている．

本論文のテーマである「LSI における素子ばらつきの評価とモデル化に関する研究」は，このようなLSIの歴史における新たな障壁に対し，革新的発展によりそれを乗り越えようとする動きに呼応し，世界に先駆けて，その一翼を担うべく挑むものである．第一には，チップ内素子ばらつきの詳細な評価技術の開発であり，第二には，素子ばらつきを表現するための新たな数学概念の創出が目標である．

本章の構成を以下に示す．第1章2節においては，素子を構成する不純物原子数の問題について説明する．第1章3節では，素子ばらつき全般の分類方法について解説する．第1章4節では素子ばらつき評価における従来手法の問題点を論じる．第1章5節ではシステマティック成分に対する従来の考え方を解説する．第1章6節では本研究の全体象を説明する．第1章7節では本論文の構成と各章における記述内容の概要を述べる．

１.２数の問題による素子ばらつきについて

LSI の世界において，一部の連続信号を扱うアナログ的回路を除けば，チップ内の素子ばらつきは無視できるものとして扱われてきた．主なばらつき要因はチップ間ばらつき（ウェハ面内ば

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らつきやウェハ間ばらつき）であり，チップ内の素子の特性は一様であるとされてきたのである．

厳密には，ロジックLSIの素子においても，チップ内の素子ばらつきというものは存在したのであろうが，信号振幅は5Vもあり，それに対して数 mV程度のばらつきというのは，全く無視しても差し支えなかったからである．

この扱いは長いこと，何の疑いもなく受け入れられ続けてきた．その歴史は30年以上に及ぶ．

しかし，今から10年ほど前，その教義は疑われ始めるようになる．チップ内の素子にもばらつきは存在し，確率的に扱われることが必要な性質のものであることが明らかになってきた．0.18μm の世代で，VTのばらつきのσは10mVを超え始めた．無視できない水準になりつつあった．

このようにチップ内での素子ばらつきの，その主たる原因は，統計的な問題によって発生する，

不純物原子の数の揺らぎにあった[16], [17]．LSIにおけるシリコン結晶中への不純物の導入方法には，一般的にイオン注入法が用いられる．電界によって加速した不純物原子をシリコンウェハへ打ち込む．この時，イオンビームは，ウェハ上を均一にスキャンし，表面の不純物原子濃度が一定になるように制御されている．しかし，この一定という概念はマクロな見方の場合で，ミクロに見た場合にはそうではない．図 1.1 はある一定の区画にイオン注入をした時のイメージを図にしたものである．図1.1(a)は1区画に平均500個を打ち込んだ場合の例である．この場合では，

区画毎の差異を認識するのは難しい．図1.1(b)は1区画に平均100個を打ち込んだ場合である．

区画による差異を認識し易くなってくる．

(a) 区画内平均個数500個 (b) 区画内平均個数100個

図1.1 不純物分布の揺らぎのイメージ

平均として，500個と 100個であるが，その区画内の個数は，実際にはばらつきを持つ．どのような分布になるのかというと，それはポアソン分布に従う（数が大の場合はガウス分布に近づく）．図1.2は1区画に平均500個と100個の場合の，1区画に入る不純物原子数の分布を示したものである．モンテカルロシミュレーションにより，1 万区画分のデータを集計した．500 個の場合で約22個，100個の場合で約10個の分布（σ）を持つ．特に100個の場合では，おおよそ

±30%の分布範囲を持つ．

このような大きなばらつき幅を実際の素子は持ち得るのかどうか？実は以外に簡単にこの領域に入り込んでいるのである．図1.3は90nm世代の最小サイズのトランジスタに含まれる，不純物原子数と，チャネルの電子数を求めたものである[18], [19]．この世代において，既に不純物

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原子数は200個を切る．電子数はおおよそ100個でしかない．45nm世代ともなれば，不純物原子数は100個を切り，電子数はおおよそ数十個にまで下がると見積もられる．このようにLSIは数の問題で不可避のばらつきの問題に直面している．このことが現代における素子ばらつきの問題を深刻かつ異質なものにしているのである．

0 200 400 600 800 1000

0 100 200 300 400 500 600 700 800

区画内の不純物原子数頻度

0 200 400 600 800 1000

0 20 40 60 80 100 120 140 160

区画内の不純物原子数頻度

(a) 平均個数 = 500

(b) 平均個数 = 100

図1.2 区画内不純物原子数の分布

図1.3 不純物原子数とチャネルの電子数の見積もり

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１.３一般的素子ばらつきの扱いについて

さて，前節において，MOSトランジスタの特性ばらつきが，不純物原子数の揺らぎによる影響を大きく受けていることについて述べた．大変象徴的な出来事であり，LSI の世界に新たな変革を求める最大の要因となっている．しかし，だからと言って，素子ばらつきの問題が，このことだけに集約されるわけではない．素子ばらつきの問題は広く一般的に，統合的な扱いが必要である．そのためには素子ばらつきの問題全体に対して，統計的手法を導入する必要がある．

まず，基本的な大分類として，図1.4のように，

ウェハ間 → ウェハ内 → チップ内という3段階がある．

Inter-Wafer

0

- 1 6 - 1 2 - 8 - 4

048

1 2 1 6

0

- 1 6 - 1 2 - 8 - 4

048

1 2 1 6

x

y

0

- 1 6 - 1 2 - 8 - 4

048

1 2 1 6

x y

x

y

x

y

x Variation . y

x

y Intra-Wafer Intra-Die

Decomposition

Raw Data Systematic Random

図1.4 素子ばらつきの大分類

さらに，チップ内ばらつきは，成分分離により，

・システマティック成分（連続的な曲面成分の特性変動）

・ランダム成分（位置に依存しない独立なばらつき）

の 2 種に分けられる[20]．厳密にはウェハ間ばらつきの上位の考え方として，ロット間ばらつきがある．また，ウェハ内ばらつきも，システマティック成分とランダム成分に分離が可能である．

よって，厳密なクラス分けとしては，

・ロット間ばらつき

・ウェハ間ばらつき

・ウェハ内ばらつき（システマティック成分／ランダム成分）

・チップ内ばらつき（システマティック成分／ランダム成分）

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となる．素子ばらつきを統合的に扱うためには，上記分類に沿ったばらつきの評価が必要とされる．また，ばらつきをシステマティック成分とランダム成分に分離するための数学的手段も必要である．（これらは本研究における第一のテーマに該当する）

素子ばらつきの評価や観測という面では上記分類となる．しかし一方，設計の段階では，また別の分類が必要となる．それは以下のような3成分への分類である．

・チップ間ばらつき

・チップ内システマティックばらつき

・チップ内ランダムばらつき

設計の段階，あるいはLSIの最終製品になった段階では，元のウェハレベルでのばらつきや，ロット間でのばらつきは知る必要がない．LSI の最終段階であるチップという状態では，チップ全体での素子パラメータの平均値と，個々の素子における平均値からの変動が分かれば良いからである．よって，ロット間ばらつき，ウェハ間ばらつき，ウェハ内ばらつきに関しては，すべてチップ間ばらつきとして集約される．この3成分に分けられたばらつきは，統計的性質として，以下のような特徴がある．

・チップ間ばらつき

[ 素子間のばらつきはすべて共通であり，相関係数1で計算される ]

・チップ内システマティックばらつき

[ 素子間のばらつきは位置による依存があり，相関係数は距離依存を持つ ]

・チップ内ランダムばらつき

[ 素子間のばらつきは完全に独立であり，相関係数0で計算される ]

相関係数1の場合のばらつきの加算は，ばらつきの大きさをσで表現するとして，

σ1 +σ2 +σ3 + ・・・ +σn (1.1) と計算される．一方，相関係数0の場合は，

√(σ12 +σ22 +σ32 + ・・・ +σn2) (1.2)

と計算される[47]．いずれにせよ，その計算式は単純である．しかし問題なのはシステマティックばらつきの場合で，式(1.1)や式(1.2)のような単純な計算ができない．厳密に考えた場合，チップ上のすべての素子間の相関係数を考慮し，そこから生成される巨大なマトリックスを解かなくてはならない．計算量は極端に膨大なものになる[21]．しかも，必ずしも安定して解が得られるというわけではない．また，そもそも，システマティック成分の表現で，相関係数の距離依存という取り扱いの正当性というのは確立されていないのである．そこで，システマティック成分を適正に取り扱う新たな数学概念が必要になってくる．本研究における第二のテーマがそれである．

ここまでの説明では，素子ばらつきの代表的要因として MOS トランジスタを上げてきた．しかし，実際には，それ以外の素子も，LSIの論理回路の遅延時間ばらつきに寄与する．MOSトラ

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ンジスタを含め，項目を列記すると以下となる．

・MOSトランジスタ（VT，ION，ゲート入力容量，ノード容量）

・配線（抵抗，容量）

・ゲートポリ抵抗

・拡散層抵抗

・ビア抵抗

・コンタクト抵抗

MOSトランジスタのVTおよび IONを除けば，統計的限界（数の問題）によるばらつきではないが，リソグラフィーのばらつき，エッチングのばらつき，成膜のばらつき，CMP工程のばらつき等により，素子パラメータがばらつく．特に微細化の進展と共にこれらのばらつきについても，

正確な情報が必要とされている． LSIの遅延時間ばらつきを正確に評価するためには，上記の項目についての詳細な調査が必要となる．また，各項目の評価は，大きな単位としてはロット間ばらつきから始まり，小さな単位ではチップ内ばらつき（システマティック成分／ランダム成分）

にまで至る．大規模かつ緻密な分析能力を備えた評価方法の確立が必要となる．これは，本研究の第一のテーマに該当する．

１.４素子ばらつき評価における従来技術の問題点

素子ばらつきを評価する方法は古くから存在するが，最新の素子ばらつき事情，即ちLSIチップ内素子ばらつきというものを評価ターゲットとした場合，従来の技術では様々な問題がある．

「パターン密度の問題」，「配置環境の同一性の問題」，「レイアウトの整合性の問題」等である．

まずこれらの問題点について議論する．さらに従来技術の改良について取り上げ，その手法の限界について論じる[22]-[32]．

１.４.１パターン密度の問題

たとえば色々なサイズのトランジスタを評価するとしよう．旧来から使用されている最もスタンダードな評価の形は図1.5のようなものである．ここでは，MOSトランジスタ1個のパターン

が 200μm□である場合を仮定して話しを進める．チップサイズを 5.6mm□とした場合，このパ

ターンは28×28 = 784個搭載できる．平方mm当たりのパターン数は23.3個である．それに対

して，本研究の成果の一つである DMA（Device Matrix Array）では 4mm□の中に，148×14

×14 = 29,008個のパターンを搭載する（3章にて詳述する）．平方mm当たりのパターン数は1813 である．約2桁の差がある．従来の方法の最大の問題点は，このパターン密度の低さである．

この状況でチップ内素子ばらつきを調査するとしよう．統計的に信頼のある分析を行うためには，一つの素子に対して，数百個のサンプル数が必要となる．たとえば，第一世代の DMA では

196（14×14），第二世代では256（16×16）のサンプルサイズであった．これを旧来のTEGチ

ップに当てはめてみよう． 2×2で4種の素子をひとまとめにして14×14のアレイを構成できる．

注)

VT ：ゲート入力閾値電圧 ION：標準動作電圧に

おけるオン電流

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しかし搭載できる素子の種類はわずかに4種である．もしこれをDMAと同等の148種を評価しようというのであれば，148/4 = 37チップが必要となる．5.6mm□のチップをレチクルに面付け

する場合4×5 = 20であり，ほぼ2種の拡散ロットを占有することになる．そのための予算はお

およそ 2億円である．それに対し，DMAは1チップであり，その予算は数百万円である（チップの面積差を考慮）．まずこの点において従来の手法は大きなハンディを背負っている．

148 種という数は決して多いものではない．最低限のバリエーションに絞り込んだ結果の数値である．より本格的に評価しようとすると，より多くのバリエーションを必要とする．DMA の第二世代では，基本の素子バリエーションは175に増強された．また，0度と90度の両方のパターンを搭載した．アレイ構成も16×16に拡張された．トータルでの搭載素子数は89,600個である．同じことを従来技術で行う場合，約 4.5 億円の予算が必要になる．このような巨額の予算を投入しても，測定されるのは最も基本となるバリエーションに限定されてしまう．しかし実際は，

より多くのバリエーションを評価する必要があり，第二，第三の DMA チップを必要とするのが現状である．こうなると，従来技術では10億を超える予算が必要になり，もはや現実性が乏しくなる．このように従来技術では，LSI チップ内素子ばらつきを総合的に調査するには，あまりにパターン密度が低すぎるのである．この壁を越えるためには，最低でも1桁，できれば2桁以上のパターン密度向上がなされないと，予算的に現実的でなくなってしまう．

１ . ４ . ２配置環境の同一性の問題

まず，従来技術の問題点として，パターン密度の低さ（予算的問題）を取り上げた．この問題に関しては，開発予算が潤沢にある，特定の巨大企業ではクリア可能であろう．測定も，1台が5 千万円ほどするような高性能のパラメトリックテスターを10台ほど購入すれば良い．そうすれば，

他社に先んじて，素子ばらつきのデータの収得が可能である．（ただ，それを実行可能な企業は，

図1.5 従来技術によるTEGチップ

5.6mm×5.6mm TEG 28×28 = 784

パターン拡大

Gate Well

Source Drain

200μm×200μm TEG Pattern 探針パッド

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世界中を見渡しても10社あるかどうかと思われるが）

このような方法でひとまずデータの収集は可能である．しかし，そのデータのクオリティには問題が残される．「配置環境の同一性の問題」が残る．たとえば，素子ばらつき評価用に20個のチップのセットを開発したとしよう．これをレチクル上に面付けする．たとえば，図 1.6 のように4×5の配置にする．Tr1～Tr8がMOSトランジスタの測定パターン，C1～C6が容量の測定パターン，R1～R6が抵抗の測定パターンである．

Tr1 Tr2 Tr3 Tr4

Tr5 Tr6 Tr7 Tr8

C1 C2 C3 C4

C5 C6 R1 R2

R3 R4 R5 R6

図1.6 レチクルの面付け例

さて，この場合に何が問題か？問題は主に二つある．第一には，そもそもチップが別になっているということが問題である．今仮にTr1チップとTr2チップが同一パターンであるものとしよう．この時，Tr1チップにあるばらつき傾向が見られたとする．それではTr2チップでも同様の傾向になるのか？もし同様になるというのであれば支障はないが，違っている場合は問題である． Tr1チップとTr2チップに相違のパターンが入っているとしよう．Tr1チップとTr2チップで別のばらつき傾向が見られたとする．この場合，ある大きさで，Tr1チップとTr2 チップの双方がばらついているという事実までは分かるが，それが搭載しているパターン形状の違いから発生するのか，それともチップが別であるという問題から発生するのかは判断できない．

このような問題は主に隣接チップの影響から発生する．図 1.6 では模式的にばらつき測定用のチップを配置した．しかし実際，多くのTEG用レチクルでは，目的に応じて様々なチップが配置されるのが通例である．横に来るチップが必ずしもレイアウト的に，自分と同様のレイアウトパターンを持っているとは限らない．そのため，同じ評価チップだとしても，近隣に配置されているチップのレイアウトの影響を受け，特性の同一性は必ずしも保証されないという問題が生じる．

第二の問題はレチクル上の面付け位置の問題である．レチクルの露光は完全に一様ではない．

露光装置のレンズ口径は有限であり，中心部と外周部では露光のクオリティに差が生じる．通常，

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露光にはスキャン露光装置が使われる．図 1.7 はそのイメージ図である．横にスリット状の露光範囲があり，これが縦方向に走査される．縦方向はスキャンであるため，露光特性に差はない．

しかし横方向はレンズの特性（フォーカスの制御）により差異が生じる．特に両端はレンズの外周部に近くなるので露光差が生じ易くなる．これを嫌って，精度の要求されるTEGでは，レチクルの露光範囲の横幅一杯を使用しない場合もあるくらいである．

露光範囲スキャン方向

図1.7 スキャン露光のイメージ

このように，素子ばらつき評価という面から見て，チップが異なるというのは，収得されるデータのクオリティ上，大きなハンディとなる．単純にばらつきの大きさだけを評価している場合はまだ良いが，相互関係を評価する場合の障害となる．従来技術で，データのクオリティに問題が残される所以である．

１.４.３レイアウトの整合性の問題

従来技術（図1.5）による素子評価TEGの場合，通常のLSIチップと比べて，レイアウトは特異なものになる．図 1.8 にそれを示す．図 1.8(a)は最上層のアルミのパターンである．これは探針用の電極として用いられ，単純な矩形のパターンが使用される．これに対して，LSI のロジック部では，通常アルミのパターンは，ゆるい設計基準で，電源等に使用される．よってアルミ層に関しては特に特性ばらつきは問題とはならない．図 1.8(b)は Cu 層のパターンである．単純な矩形の中に小さなくりぬきを配置した形状を取る．くりぬき部分はCu CMPでのディッシングによる過度の研磨を防止するために設けられている．ある一定の比率以上に設計するようにルールが定められており，この部位は絶縁酸化膜で形成されている．図 1.8(c)は拡散層とゲートポリシリコンのパターンである．中心部のトランジスタ以外は，矩形のダミーパターンで埋め尽くされる．これに対して，通常のLSIでは図1.9のようなレイアウトになる．拡散層を除けば，基本的にライン＆スペースの構造となる．図 1.8 とは全く様相が異なる．このように極端にレイアウト形状が違っている場合，どのような特性変化があるか予想できない．特に特性ばらつきに関しては，周辺形状による依存が懸念され，従来技術はその点においてデータの信頼性を欠く．

では，実際のLSIのロジック部に似せて作れば良いという考え方もある．たしかに工夫の余地はあり，拡散層とゲートポリシリコンに関しては，それが実行可能である．しかし配線層ではそ

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れができない．パッド部分に関しては，他の部位とは違って，機械的強度が要求されるためである．探針時の応力に対して，物理的な破壊が生じないよう，実験的に強度が保証された，ある特定の形状で設計されることが必要である．そのため，配線層に通常のロジック部と同様なレイアウトを適用することは事実上不可能であり，どうしても大量にパッドをアレイしたという特異なレイアウト形状にならざるを得ないのである．

アルミパッドポリイミド開口部

Cu 層くりぬき

拡散層

ゲートポリシリコン

(a) アルミ層 (b) Cu 層 (c) 拡散層とゲートポリシリコン

図1.8 従来技術によるレイアウトパターン

(a) Cu 層 (b) 拡散層とゲートポリシリコン

図1.9 通常のロジックパターンの例

１.４.４従来技術の改良

前節で取り上げた従来技術は，素子ばらつきを評価するためには，あまりに効率の悪い方法である．わずか数μm□ないし数十μm□の測定パターン一つに対して，パッド設置のために，数百 μm□もの占有面積を必要としてしまうからである．これに対してある程度の工夫の余地はある．

たとえば一例として，図1.10のような方法が考えられる．ばらつきを測定することに目的を特化

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し，複数ある MOS トランジスタのゲート電極とソース電極をマージしてしまうのである．ウェル電極もソース電極と共通にする．この方法を適用すれば，本来4個分のスペースであったエリアに，12個の素子を配置できる．このような構成を適用した場合，ソースとドレインの入れ換え測定ができない，ウェル電位を振れないなどの制約事項は発生するが，従来の 3倍の素子密度を達成できる．ばらつきに対するデータ収集能力を優先するのであれば，このような方法も有効な手段の一つである．

Gate

Source Drain

1

Drain 2

Drain 3

Drain 4

Drain 6

Drain 5 Drain

12

Drain 7 Drain

11

Drain 10

Drain 9

Drain 8

図1.10 従来技術の改善（MOSトランジスタ）

しかし，まだ十分な水準ではない．より積極的な手段を試みることができる．それは図1.11のような方式である．この方法ではアクティブマトリックス（電気的切り換え）を用いている．アクティブマトリックスを用いた方法については文献[22]-[32]において報告されているが，図1.11はそれを模式的に表現したものである．中心部のMOSトランジスタのアレイが被測定素子である．

その外周部を取り囲むのは，電気的切り換えを行うためのトランスファゲートで，最外周に配置される制御回路によって，特定のトランジスタを選択するように動作する．この方式は，大変素直な発想で，基本的に筋は悪くない．図では 8×8 で64 個のサンプルであるが，16×16 に増やせばサンプル数は256個となり，統計的な有意性も高くなる．第3章で詳述するが，このくらいのアレイサイズがあるとチップ内ばらつきの観察が精度良く行えるようになる．ではこの方法で目的を達成できるのか？この方式の精度を検証してみる．

図1.12は，16×16 のアレイ数での構成を模式的に示すものである．スイッチとして図示している部分はnMOSとpMOSで構成されるトランスファゲートである．図1.11では作図の都合により，ゲートの制御関連の回路を左右に分けて書いていたが，実際に分ける必要はなく，図1.12 では左側にまとめて書いている．縦に並べるトランジスタ数も16個に限定する必然性はない．複数のトランジスタ（たとえばサイズ違いで数十種）を一組にして16段に並べても良い．ここでは

(18)

概略の寸法として，チップサイズが5mm□，アレイエリアが4mm□であるものとする．（1区間

は250μm□となる．）この状態で得られる測定精度について考察してみる．

制御回路

制御回路 Drain

制御回路

Source

Gate 2 Gate

1

図1.11 従来技術の改善（アクティブマトリックス）

拡大

拡張

S 制御信号

G D

図1.12 16×16アレイ構成での模式図

(19)

測定精度を追求する場合，問題となるのは寄生抵抗とリーク電流である．まず寄生抵抗について検討してみる．図1.12の太線（縦）で描かれた配線の仕様を以下とする．

・幅40μm，長さ4000μm（実際は同一チップにnMOSとpMOSを搭載することを想定）

・最上層（厚膜20mΩ□）の2層を重ね合わせで使用

この時の配線抵抗は1Ωとなる．横方向の配線を，幅100μm，長さ4000μmとするならば，配線

抵抗は0.4Ωと計算される．合計で1.4Ωである．この時のMOSトランジスタのION（オン電流）

に及ぼす影響を，130nm世代のW/L = 2μm/0.1μmの場合で見積もった結果，約0.2%であった．

この数値は十分に低く，素子ばらつきの調査を目的とした場合の障害にはならない．寄生抵抗の影響はトランスファゲートの部分にも現れる．被測定素子のゲート幅を最大2μm だとして，ION

への影響を仮に2%に抑えるためには，トランスファゲート部分のnMOSとpMOSのWを，各々

100μm および 250μm 程度に設定する必要がある．素子ばらつきの評価目的であれば 2%の特性

シフトは許容範囲内である．（必要ならばシミュレーションベースで誤差を補正すれば良い．）さて，このような条件で，測定系全体のリーク電流の影響はどうであるか？これについて見積もってみよう．仮に被測定素子の平均Wを1μmとして，素子の種類が20種あったとする．縦 1列に並ぶトランジスタの総Wは1μm×20×16 = 320μmである．今選択されているトランジスタのWは，最小サイズの0.2μmであったとする．この場合の図1.12に対する等価回路は図1.13 となる．トランジスタに付記される数値はWをμm単位で表している．

320 x15 0.2 x15

100 x 15 250 x 15

100 x 15

250 x 15

320 0.2

100 250 100

250

320 x15 0.2 x15

100 x 15 250 x 15

100 x 15

250 x 15

320 0.2

100 250 100

250

off on

on on

off off

Vdd Vdd

(a) (b)

I2 I1

I1 I2

off off

I7 I5

I3 I4

I3

I4 off on

I8 I6

※ ※

VG

図1.13 リーク電流見積もりのための等価回路

まずフルにバイアスが掛かって，被測定トランジスタがオンになっている状況を考える．（図

1.13(a)） ※印のトランジスタが評価対象である．I1がIONでI2はリーク電流である．この状態

では，リーク電流は主に下側のnMOSトランジスタ（W = 100μm×15 = 1500μm）で決定され

(20)

る．仮にこの評価回路がハイパフォーマンスのトランジスタで構成されていたとする．この場合，

トランジスタのオフリークはtypical値で1nA/μm程度であるが，max値は約 6nA/μm となる．

リーク経路のトランジスタのWは1500μmであるから，1500μm×6nA/μm = 9μAのリーク電流が流れる．W = 0.2μmのトランジスタのIONは，おおよそ140μAなので，リーク電流の9μAは非常に問題のある数値である．この電流は5分の1以下に下げる必要がある．そのための施策としては，以下のような方法が考えられる．

・ミドルパフォーマンス用のトランジスタ（オフリークmax値で1.2nA/μm）を使用する．

・トランスファゲートのサイズを5分の1にする．（W = 2μmの測定でIONが10%程度低下）

上記のいずれかの方法でリーク電流を 1.8μA に抑えたとする．これならば許容できるのかどうか？次にVT測定の場合（図1.13(b)）を考えてみる．VGは0VからVdd（たとえば1.2V）までの可変となる．VG = 0Vの場合，リーク電流は最下段のnMOSトランジスタの総計1600μmを基本に考える．オフリークを1.2nA/μmで計算するなら1600μm×1.2nA/μm = 1.92μAである．この電流は，実際には中段のnMOSトランジスタの影響を受け（I5，I6，I7，I8），概ね半分の1μA 程度になる．この電流は許容できるのかどうか？実は問題である．最小サイズの MOS トランジスタ（W = 0.2μm）のVTを測定する場合，定義電流は，一例として0.2μA程度の値が用いられる．リーク電流よりはるかに小さい．よって更なるリーク電流対策が必要である．

先に上げた二つのリーク対策の双方を実施したとしよう．その場合，リーク電流は0.2μAとなり，VT測定の定義電流と同等になる．※印のトランジスタをオフした状態でのリーク電流を基準に，オフセット分を差し引くという方法が考えられるがこれは必ずしもうまく行かない．なぜならば，ゲートバイアス電位のVGを上昇させて行く段階で，リークパスのI7が変調を受けるので，

精度の良いVT測定が難しくなるためである．この状況でVT測定を精度良く行おうとするならば，

リーク電流をあと1桁低くする必要がある．その結果として，従来技術で精度良く測定しようと思うと，リーク電流の少ない（たとえばtypical値で100pA/μm）のローパワー用のトランジスタを評価対象に限定することを余儀なくされてしまう．

このように，従来技術での評価方法では，ION測定とVT測定の精度を両立することが難しいのである．高精度で評価できるのはローパワー用のトランジスタに限られ，ミドルパフォーマンス用のトランジスタではある程度精度の妥協が必要となってくる．ハイパフォーマンスのトランジスタに至っては，搭載素子数の削減や，サイズバリエーションの縮小を余儀なくされる．このように，従来技術によるTEGの設計条件は，評価する素子の特性状況によって大きく左右されるため，一つの基本方針に則った設計方法で，複数のクラスのトランジスタを共通に評価できるようなTEGの設計は困難なのである．

１.５システマティック成分における従来手法の問題点

さて，前節においては，LSI チップ内素子ばらつきの評価技術の問題点について議論を続けてきたが，実際に素子ばらつきを評価したその後には，設計や検証のフェーズが待っている．先端の素子ばらつきの問題では，この設計や検証の手法においても強力な壁が存在し，研究者を困難

(21)

な状況に追い込んでいる．では実際，従来手法において，何が問題になっているのか考えてみることにしよう．

さて，「従来手法の問題点」という風に話を切り出しておきながら大変恐縮ではあるが，ここでいきないり話を覆すような展開をさせてもらう．それは，従来手法の問題点を論じるという行為を成すその前に，「そもそも従来手法があったのか」という論点について考えることである．実はそれすら気づかずに過ごしていたというのが，現在の技術水準における現実なのである．「従来手法」が不在であるという事実に気がつかぬまま，解を求めようとしていたのが現在の偽らざる状況である．それはどう言うことか？まず，LSIチップ内素子ばらつきが「ランダム成分」と「システマティック成分」に分離されるということを念頭に，順を追って説明する．

まず，ばらつく数値（ランダム成分）と言えば，その代表はガウス分布である．（図1.14）ガウス分布は式(1.3)で表される．

 







 

 ₂ ²

exp 2 2

) 1

(









x x

f (1.3)

この式において，μ は平均，σ²は分散である．ガウス分布においては，式(1.3)のように，その分布を表す式が厳密に定義されている．また，人工的に（数値計算により）発生した一様乱数を，

正規累積分布の逆関数に通すことで，正規分布乱数（ガウス分布乱数）を得ることができる．（図 1.15）

-4 -3 -2 -1 0 1 2 3 4

0 1

値

0 200 400 600 -4

-3 -2 -1 0 1 2 3 4

値

頻度 n = 5000

図1.14 ガウス分布の例

LSI チップ内において，ゲートの遅延時間のばらつきが，ガウス分布に従うとするならば，多段につながれたゲートの遅延時間ばらつきは，容易に計算することができる．また，ガウス分布に従う乱数を人工的に生成することが可能で，たとえば，回路シミュレーションで，個々の素子パラメータに対して，ガウス分布に従うばらつきを与えて，回路全体のばらつきがどのような分布になるかを調査することが可能である．いわゆるモンテカルロシミュレーションによるベンチマークを実行することができる．ある設計手法を適用してLSIチップを設計し，そのチップの素子ばらつきを考慮した場合に，実際に必要な動作マージンが確保できているかを，モンテカルロ

(22)

シミュレーションで検証する．数値のばらつきに関しては，それを表現する式が存在し，人工的な乱数生成も可能である．これにより，LSI チップを設計する段階で，素子ばらつきを考慮することができ，またそのチップにおける設計の正当性を検証することが可能である．

-4 -2 0 -2 4

0.4 1

0 1

1 0

一様乱数

正規分布乱数正規累積分布

図1.15 正規分布乱数（ガウス分布乱数）の生成

以上のことは，LSI チップ内素子ばらつきのランダム成分に対して，当てはめることができる事柄である．ランダム成分には適正な数式表現があり，それを適用した正しい設計手法や検証手法が存在していた．しかし，その一方，システマティック成分についてはどうなのであろうか？

極めて残念なことに，システマティック成分に対しては，それを表現する数学的な手段がないというのが現実である．同様に，擬似乱数生成に相当するような，ランダム曲面の模擬的な生成方法も存在しなかった．このことが，システマティック成分を設計に取り込むことと，その正当性の検証の大きな障害となっており，現代のLSIにおけるチップ内素子ばらつきへの対応を困難にしているのである．

１.６本研究の目的

本研究の目的は，大きくは「LSI における素子ばらつきの評価とモデル化に関する研究」である．LSIは約40年の歴史があり，当初からばらつきという問題は存在していた．しかし本研究における「素子ばらつき」とは，最新の研究テーマである．また，決して傍流のテーマではない．

むしろ最も中心となる課題であると言って良い．

技術の飛躍の大きなステップでもある．たとえて言うならば，古典力学に対する量子力学のようなものであり，ジェット機からロケットへの変化のようなものである．技術的あるいは学術的に世界観が様変わりする．この変化は，LSI の世界に携わる技術者や研究者に対して，広く，大きく，新たな領域の開拓を要求する．問題の解決のためには，多くの英知を結集させることを必

(23)

要としているのである．本研究もそれに参画し，新たな改革の一助となることを目的とするものである．

本研究の目的は大きく分けて二つある．

・DMA（Device Matrix Array）という新しいTEGチップの考案による，

チップ内素子ばらつきの詳細な評価技術の開発と，ばらつき分析手法の開発

・ランダム曲面モデルという新しい数学概念の創出による

システマティック成分の扱いの定式化と，設計への応用技術開発

いずれもが，既成の概念からの派生ではなく，創造的アイデアによる産物である．DMA は，従来のTEGと比べて，その情報収集能力において，圧倒的な総合性能を誇る．ランダム曲面モデルは，従来，数学的な扱い方が明確でなかったシステマティック成分を，適切に扱うために考え出された新たな理論である．

第一のテーマであるDMAは，「LSIにおける素子ばらつきの評価とモデル化に関する研究」における，素子評価とばらつき特性の分析というフェーズに関するものである．素子ばらつきに関する技術において最も基礎となる分野である．まず正確な素子ばらつきの実態を知ること．これがすべての始まりである．しかしながら，今まで，この最も基本となるステップができていなかった．多額の予算を投入し，力技でデータを収集することができないわけではない．しかしデータの信頼性と有用性において，DMAからは大きく劣る．

DMAは多種多様な被測定素子を数百μm□の基本ユニットに搭載し，チップ内の素子ばらつき分布を高速かつ高精度で評価することができる構造を持つ．このことが，圧倒的な評価性能を生み出す．そのTEGチップとしての新たな基本思想が，素子ばらつきの分析における，高い信頼度の統計的解析を可能にする．

第二のテーマであるランダム曲面モデルは，素子ばらつきの評価から，LSI チップの設計，動作タイミング解析まで，広く適用できる基礎理論である．新たな素子ばらつきの概念には，新たな数学の理論が必要である．第二のテーマでは，その要求に答えることを目的としている．

ランダム成分に関しては，それを適正に扱う基礎理論が従来から存在した．しかし，システマティック成分に関する基礎理論は，今まで存在していなかった．それどころか，存在の欠如そのものが認識されていなかったため，相関係数の距離依存という，問題の多い扱いが標準理論とみなされていた．特に問題なのが，そもそも理論の正当性が確認されていないという点である．また，実効性を検証するためのベンチマークを実行する手法も存在していない．

相関係数の距離依存は，ランダムに変化する曲面の直接的な表現ではない．その曲面が持つ，

ある特定の特性を抽出したものに過ぎない．その抽出された特性が，元の曲面の性質をすべて表現しているかは明確ではないのである．また，抽出とは表現してみたが，実際の抽出方法が，確立されているわけでもない．何らかの，理想モデルの存在もない．このようにシステマティック成分の表現方法に関しては，多くの問題が残されたままになっているのである．

このような状況に対して，明確かつ適正な基礎理論を打ち立てたのがランダム曲面モデルである．ランダムに変化する曲面の直接的な表現モデルであり，新しい数学概念である．今まで難題

(24)

となっていた，LSI チップ内ばらつきのシステマティック成分の扱いを極めて単純化できる．チップの設計手法の正当性を検証するための，ベンチマークの実行も可能となる．ランダム曲面モデルは「LSI における素子ばらつきの評価とモデル化に関する研究」での，数学的基礎理論の開発である．LSI のチップ内ばらつきのシステマティック成分という新たな概念を数式表現することを可能にした．この開発は数学上の発見でもあり，新たな時代の礎となって行くと考えられる．

本研究における二つのテーマ，「Device Matrix Array」と「ランダム曲面モデル」の関係について説明する．この二つのテーマの間には密接な関連があり，その関係を細かく記述して行くと以下のような流れとなる．

チップ内素子ばらつき評価技術への要求の高まり

↓

DMAという優れたばらつき評価技術を開発

↓

チップ内素子ばらつきの詳細な評価を実現

↓

4次多項式近似による成分分離手法を適用

↓

システマティック成分を多項式によって表現

↓

システマティック成分の統計モデルの必要性

↓

ルジャンドル多項式を応用したランダム曲面の表現を発見

↓

ルジャンドル多項式ベースのランダム曲面モデルの誕生

↓

ルジャンドル多項式系ランダム曲面モデルの特性を分析

↓

表現範囲の制約と多項式由来の空間的非一様性を確認

↓

無限空間対応の一様性モデルの開発を検討

↓

ガウス分布回転体ベースのランダム曲面モデルの誕生

この流れをさらに要約して端的に表現するならば，「DMAによってチップ内素子ばらつきの詳細な評価を実現 → 4 次多項式近似によるシステマティック成分の表現と統計数学モデルの必要性 → ルジャンドル多項式ベースのランダム曲面モデルの誕生 → 無限空間や空間一様性の表現を研究 → ガウス分布回転体ベースのランダム曲面モデルの誕生」となる．

ここで注意していただきたいのが，この2種のモデルにおいて，ガウス分布回転体ベースのランダム曲面モデルが上位モデルというわけではない．ルジャンドル多項式ベースのランダム曲面モデルには表現効率の高さという特質があり，実使用における計算効率という点において優れて

(25)

いる．「ルジャンドル多項式ベースのランダム曲面モデル」と「ガウス分布回転体ベースのランダム曲面モデル」には，それぞれ優れた点があり，その応用は適材適所で考える必要がある．

１.７研究の概要と本論文の構成

本論文における第 2 章以降の章立ては，第 2 章～第 3 章が第一の研究テーマである，Device

Matrix Arrayについての議論，第4章～第8章が第二のテーマのランダム曲面モデルについての

議論となっている．まず第2章ではDevice Matrix Arrayの基本思想について述べている．第3 章では，実際に試作されたDevice Matrix Arrayのチップについての詳細な特性評価と，そのチップを用いての素子ばらつき評価について議論している．第 4章ではランダム曲面モデルという新しい数学概念についての基本思想を述べている．第5章ではルジャンドル多項式をベースとしたランダム曲面モデルの成り立ちと遅延時間計算への適用方法について提案し，第6章ではそのモデルの固有な性質について議論している．第7章においては，ガウス分布回転体をベースとしたランダム曲面モデルについての成り立ちと数学的性質を述べている．第8章ではルジャンドル多項式をベースとしたランダム曲面モデルを実際の素子ばらつきの分析と分類に適用した事例を議論している．

以上が本論文における章立てである．本研究は独自の基本理念に根ざす所が多く，技術的にも学術的にも奥行きが深い．また，応用や拡張を含めて報告しているため，章立ては少々複雑になった．第2章から第8章までの研究内容については，以下に示す第1章7節1項から第1章7 節7項においてその概要を記述する．

１.７.１ Device Matrix Array の基本思想

第2章においてはDMAというテクノロジの基本思想について述べている．DMAはLSIチップ内素子ばらつきを評価するためのTEGとしては，理想形であると言って良い．その基本思想は，

素子の種類毎に最適化されたバスアーキテクチャとアクティブマトリックスの構成によって実現されている．この構成がもたらすメリットやアドバンテージについて議論すると共に，高精度測定を可能にするための設計思想や，測定精度に関する議論を記載している．また，分析手法についても提案する．DMA の卓越したデータ収集能力により，ユニークな分析手法の適用が可能である．これらについての基礎事項を述べる．

１.７.２ Device Matrix Array によるチップ内ばらつきの評価

第3章においてはDMAによるLSIのチップ内素子ばらつき評価について議論している．DMA はLSIのチップ内素子ばらつきの評価という分野で，革新的成果を収めたチップである．一つのチップで，様々な種類とサイズの素子を統合的に評価することができる．高速かつ高精度の評価が可能である．基本アーキテクチャ，バスアーキテクチャ，評価回路，測定環境のすべてにおいて新たな考案がなされている．評価される素子の種類毎にバスアーキテクチャは最適化されてお