容量測定回路

容量のばらつきを，ロジックを構成する素子レベルで評価することは大変難しいことである．

測定対象となる容量が，数fFから数十fF程度という低い値だからである．そのばらつき（σ）

の大きさはさらに小さい．ばらつきの大きなケースでも100aF（0.1fF）程度，多くは数十aFレ ベルで，小さい場合には 10aF を切る．このような小さな容量をプロービングベースで測定する ことは困難が伴う．数種のリファレンスパターンによる補正を行ったとしても，そもそも探針用 のパッドの寄生容量のばらつきで制限されてしまうのである．たとえば，低容量化に十分に配慮 してパッドの入力容量を 100fFに抑えたとしよう．それでも，その容量のコンマ数%のばらつき は数百aFのばらつきにもなってしまう．測定に必要な精度に対しては2桁も足りないのである．

従って，機械的切り換え方法での，素子レベルの容量ばらつき測定は，ほぼ不可能と言って良い．

それに対して，最も有効な測定方法は，電気的切り換えを用いた方法である．その基礎となる のがCBCM（Charge-Based Capacitance Measurement）である[40]．CBCMの基本形を図2.7

に示す．CBCMの基本原理は，CMOS回路の消費電流が，容量をC，電圧をV，周波数をfとし て，CVfで計算されることに由来している．図 2.7の回路では，左側がリファレンス部，右側が 容量測定部となっており，I − I’ = CLVDDfの関係が成立する．よって容量CLは，(I − I’)/VDD/fで 求められる．この時，回路を駆動するクロック波形には少々工夫が必要である．余分な貫通電流 が発生して誤差にならないように，駆動用のクロック電圧V1, V2は，オンの期間がオーバーラッ プしないように配慮されている．（図2.7左）

on off off

on

リファレンス 容量測定

A A

VDD

（容量あり）

VDD

（容量なし）

I 周波数 = f I’

V1

V2 CL

図2.7 CBCMの基本回路

本研究においては，これを原型として，電気的切り換えが行えるCBCM回路を新たに開発した．

図2.8がそれである．（中央にあるインバータ4段はタイミング調整のためのディレイラインであ る．） この回路は，CBCM としてのドライブ回路であるのと同時に，スイッチ回路となってい

る．Enable端子がVDDの場合はClock信号に従って出力段がドライブされる．逆にEnable端子

がGNDの場合はMNがオン，MPがオフとなる．従って，図2.8の回路を多数用意して，VD端子 を並列に接続しても良く，どの素子（容量）を測定するかは，Enable端子の電位を，指定の1ヶ 所のみVDDにすることで，自由に選択することができる．

この回路にもリークコントロールを適用することができる．VSおよびVDはCBCMのドライブ 信号専用の電圧印加端子となっている．それに対し，VDDはチップ全体のロジック回路の電源で ある．ここで，VDD＞VDとすることにより，リークコントロールが可能である．特にリークの大 きいMOSトランジスタでは，リーク抑制効果が効率的に作用し，ここの電位差を0.2Vとした場 合には，約2.5桁のリーク削減が可能である．

VD

VS = 0V Enable

Clock

VDD ΔV

elementTest CL

ID

MP

MN

Delay line

図2.8 DMA用CBCM回路

容量測定回路（CBCM）は，特にリークの削減が強く要求される回路である．MOS トランジ スタ測定や，抵抗測定は完全にDCで行えるため，オフセット補償を高精度で行うことが可能で ある．しかし，容量測定の場合，クロックでのドライブが不可避なため，チップ内のノイズを完 全に抑えることができない．この時，ノイズ電位によるリーク電流の変調が発生する．たとえば，

リーク電流の特性は図 2.9(a)のように，指数関数的に変化するものとしよう．ここに，電圧レベ

ルが10mVrms, 20mVrmsおよび30mVrmsのサイン波のノイズが乗った場合を考える．その時のリ

ーク電流の変調は図2.9(b)のようになり，各々の平均値は1.04, 1.17, 1.41となった．よって，リ ーク電流は4%～41%増加して見えることになる．このことから，容量測定におけるリーク電流の レベルは，測定電流に対して十分に低く抑えられる必要がある．

0 1 2 3 4

0 5 10 15 20

時刻（正規化）

リーク電流

（正規化）

0.001 0.01 0.1 1 10 100 1000

-0.2 -0.1 0 0.1 0.2

電位 (V) リーク電流

（正規化）

80mV/桁

10mVrms 20mVrms

30mVrms （印加ノイズレベル）

(a)

(b)

図2.9 リーク電流変調の例

この問題に対する解として，容量測定回路では3段スイッチを用いている．容量測定回路の概 要を図2.10に示す．図の右下にあるコラムスイッチが第1のスイッチである．図の左側は基本ユ ニットに相当し，信号Emの入力されているMOSトランジスタが第2のスイッチとなる．そし て，さらに，基本ユニット内に並ぶ CBCM回路が第3のスイッチを兼ねる．このような3段構 成のスイッチを適用することにより，リーク電流は数 nA 程度に削減されると見積もられる．仮 にドライブ電圧を 1V，測定周波数を100MHzとするならば，このリーク電流の容量換算値は数 十aFになる．この値であれば，少々大きな変調が起きたとしても問題にはならない．

上記で測定周波数100MHzという数値を上げた．この数値はプロービングベースの測定として は大変高い周波数である．（実験的には200MHzの周波数まで上げる．） この状況でノイズを抑 えて，高精度の測定を実現するのは容易ではない．徹底したノイズ対策が必要である．まずチッ プ上の対策として以下を行った．

・クロックの低振幅差動入力化

・オンチップキャパシタの搭載（数千pF以上）

・内部クロック供給回路の低電力化（回路およびレイアウト）

E1 Clock

E2

En

Em

数百個を アレイ配置

V^D V^S

図2.10 容量測定回路

チップ外の対策としては以下を行った．

・プローブカードの最適化（パッド配置を含む）

・電源ラインに対するインピーダンス整合用フィルタの挿入

これらの対策の全容は，機密事項に当たるものもあり，そのすべてを説明することはできない．

その他にも多種多様な安定化対策が施されているが，ここでの開示は控えさせていただく．公開 可能な範囲に関しては，第3章2節3項にて機構の概要および評価結果を議論する．

電源ラインに対するインピーダンス整合用フィルタの効果については，ここで解析を加えてお く．DMAチップの動作には，制御信号の入出力や，リングオシレータの分周出力，CBCMのク ロック入力など，パルス波形の入出力がある．それに対して動作の安定化を図るために，電源ラ インには，図2.11に示すようなインピーダンス整合用フィルタが挿入されている．このフィルタ

は100kHz以上の周波数では，チップ側からは50Ωの抵抗に見えるように動作する．（詳細は第

3章2節3項）チップと測定機器間の接続には，特性インピーダンス50Ωの同軸ケーブルが使用 される．同軸ケーブルは，インピーダンスの整合が取れていない場合には信号の反射が生じる．

たとえば，極端な場合，図2.12のように，片方が開放，片方が短絡の場合は完全に共振状態にな る．その周波数は，一例として，2.5mのケーブルの場合は20MHz, 60MHz, 100MHz, 140MHz・・・

となって行く．

DMA チップの電源には，パラメータアナライザの電圧源が使用されるが，インピーダンスは 一定ではない．電流レンジや周波数によって，インピーダンスは桁で変化する．どのような測定 条件でも安定した動作を確保するためには，このようなインピーダンス整合の手段は必須である．

このような施策により，電源ラインの同軸配線における共振現象は完全に回避され，測定系の安 全性を大幅に引き上げることができる．

同軸配線

短絡 開放

位置 電位 220μH

50 0.22μF

25 0.47μF

チップ側 電源側

図2.11 インピーダンス整合用フィルタ 図2.12 同軸配線の共振