[PDF] Top 20 J84 e JETTA 2000 10 最近の更新履歴 Hideo Fujiwara J84 e JETTA 2000 10

... In this paper, we present a new non-scan DFT method for controller circuits of VLSIs which guaran- tees complete fault efficiency. In general, a controller valid states. Moreover, in order to observe responses of the ... 完全なドキュメントを参照

... 1. Introduction Test generation for sequential circuits is, in general, a difficult and intractable task which may be unsolvable within a reasonable time for a large-scale circuit[1,2]. When all the flip-flops of a ... 完全なドキュメントを参照

... Under this constraint, the topology of a sequential circuit can be modeled by a topology graph defined as follows. Definition 1 (Topology graph): A topology graph is a directed graph G = (V, A, r), where a vertex v ∈ V ... 完全なドキュメントを参照

... between j and ...M j be the nearest operational module to j on the observation path part between z and j such that M j has junction input on the path and thru function between the ... 完全なドキュメントを参照

... Most of modules (e.g., adders, subtracters, multipliers, shifters and multiplexors) in actual data paths are random- pattern testable and other modules (e.g., comparators) not random-pattern testable can be ... 完全なドキュメントを参照

... 4. Experimental results We implemented the new data structure in an implicit static learning procedure and ran experiments on a 450MHz Pentium- III PC. Table 1 shows the number of variables (V), constant assignments ... 完全なドキュメントを参照

... Example 2: Let us consider a s-a-0 fault at line C in Figure 5. During static learning four global implications are found: forward implications (B=0→J=0) and (F=0→K=0) and backward implications (M=1→J=0) and (N=0→K=0). ... 完全なドキュメントを参照

... E-mail: ohtake, hiroki-w, masuzawa, fujiwara @is.aist-nara.ac.jp Abstract — This paper presents a non-scan design-for- testability (DFT) method for VLSIs designed at register- transfer level (RTL) to achieve ... 完全なドキュメントを参照

... の z に 対する出力錘に おいて ， T C に よって 各ス イッチで 選択され る経路だけを考えた部分回路に 対す るト ポ ロジ ーグ ラフ を G ′ と する ．ただし ，故障 f C が スイッチ m の故障の場合は ， m のすべての入力を 考慮する．このとき， m の複数の入力に対し て，それ らに 到達可能な G ′ ... 完全なドキュメントを参照

... type3 の制御経路，観測経路を用いることによ り， M に 属するすべての組合せ 回路要素を 同時にテ ストできる．このテ ストの間，制御経路及び 観測経路 に 現れ る制御信号（ テストプ ラン ）を固定し ておくこ とができる．つまり，一つのテ スト セッション M に 対し て ，一つの 制御パターン を 与えれば ，連続クロッ クでテ スト ... 完全なドキュメントを参照

... Given a scheduled data flow graph and a module assignment, we assign variables to registers, such that the area overhead required for a strongly self-testable data pat[r] ... 完全なドキュメントを参照

... 3.1 Acyclic Structure Fig. 14(a) illustrates an example of a sequential circuit with acyclic structure. For this circuit, the test pattern can be obtained by applying the test generation algorithm for combinational ... 完全なドキュメントを参照

... Figure 3. Thru Function without Mask paths in a data path can prevent application of a desired in- put to a two-input module. In particular, this can happen if the paths for propagating the values start from the same ... 完全なドキュメントを参照

... 1 のプロトコルが提案されていた（ n:プロセッサ数） ．本論文では ，同期時 間 12n の無待機時計合せプ ロトコルを提案する．また，無待機時計合せプロトコルの同期時間の下界が n − 1 であることを証明し ，本論文で提案するプ ロト コルが 同期時間に 関し てオーダ 的に ... 完全なドキュメントを参照

... fujiwara@is.aist-nara.ac.jp Received April 15, 1999; Revised November 1, 1999 Editor: S. Demidenko Abstract. This paper proposes an approach to designing a cost-effective deterministic test pattern generator (TPG) ... 完全なドキュメントを参照

... p i and Σ j be the set of symbols that can be stored in the j th register † . The set C of all possible configurations is C = S 1 × S 2 × · · · × S n × Σ 1 × Σ 2 × · · · × Σ m . A protocol is a collection of ... 完全なドキュメントを参照

... は ，核回路が 組合せ回路となるので 組合せ回路用のテ スト 生成アルゴ リズムでテ スト 生成が 可能（ 以下，組 † 奈良先端科学技術大学院大学情報科学研究科，生駒市 Graduate School of Information Science, Nara Institute of Science and Technology, Ikoma-shi, 630–0101 Japan †† ... 完全なドキュメントを参照

... ，もと の演算間の経路は共有し た演算器を通るループ となる． よって ，その演算間の経路上にあるいずれかの変数は ループ を切断するための スキャンレジ スタに 割り当て なければ なら ない ．両立可能な 演算間の 経 路の 長さ ， すなわちその経路上にある変数の数が 大きければ ，そ の うちいずれか ... 完全なドキュメントを参照

... 5. Conclusions In this paper, we have presented wait-free linearizable implementations shown in Table 2, which are four im- plementations of read/write registers and two imple- mentations of general objects. In general, ... 完全なドキュメントを参照

... International Test Conference, pp.[r] ... 完全なドキュメントを参照