(a)Cross sectional SEM images of SnCu FC joints
Before temperature cycling After 500 temperature cycling
10μm 10μm
(b)Orientation images of Cu6Sn5IMCs
Cu6Sn5の結晶方位分布はFC接合部断面内においてSi基板の法線に平行な方向を表示
図2-33. −55ºC/125ºCの温度サイクル負荷前後のSn-Cu半田FC接合部の結晶組織の変化
図2-33に温度サイクルの負荷前と500サイクル後のテストチップの中央部付近に位置するFC 接合部のSEM断面観察像と対応する六方晶Cu6Sn5相のIMCの結晶方位分布像を示す。図2-33(a) のSEM観察像が示すように、温度サイクルによりβ-Sn相の粒成長が促進され、FC接合部は目視 で数えられる程度の少数の結晶粒により構成されていることが分かる。温度サイクル負荷前は β-Sn相の粒内または粒界に沿って多数の小さな IMC が分散析出しており、温度サイクル負荷後 にβ-Sn相の結晶粒内に粗大化したIMCが観察されるが、粒界移動の阻害要因となる結晶粒界に
沿ったIMCの析出は観察されていない。温度サイクル負荷によりβ-Sn相の粒界三重点の角度が 120ºに近付くように粒界が移動し、粒界エネルギーが安定化する結晶粒組織が形成される途上に あることが分かる。
At the edge of the chip, before temperature cycling
At the center of the chip, before temperature cycling
At the edge of the chip, after 500 temperature cycling
At the center of the chip, after 500 temperature cycling
β-Sn相の結晶方位分布はFC接合部断面内においてSi基板の法線に平行な方向を表示
図2-34. −55ºC/125ºCの温度サイクル負荷前後のFC接合部β-Sn相の結晶方位分布変化
図2-33(b)のEBSD測定結果は、温度サイクル負荷後にβ-Sn相の結晶粒内に観察された析出物 は粗大化したCu6Sn5相のIMCであることを示す。また、図の上側のUBM層、図の下側のパッ ケージ基板端子開口部表面、いずれのSn-Cu半田との界面においてもCu6Sn5相が特定の結晶方位 に優先成長する現象は観測されていない。
さらに、テストチップの端部と中央部の隣接する7つのFC接合部断面について−55ºC/125ºCの 温度サイクル負荷前後の断面のEBSD測定を行なった結果、図2-34に示すFC接合部の体心正方 晶のβ-Sn相の結晶方位分布像を得た。図2-34のEBSD測定の範囲内では、温度サイクル負荷後 の結晶組織には図2-33(a)と同様にβ-Sn相の粒成長が起こり、多くの粒界三重点が120ºの角度に 近付いていることが確認できた。FC接合部を構成するβ-Sn相の結晶粒はチップ端部、チップ中 心部のいずれにおいても特定の優先配向を示していない。
Before temperature cycling
Grain diameter (μm)
Percent(%)
After 500 temperature cycling
Grain diameter (μm)
Percent(%)
●:チップ中心部, ■:チップ端部
図2-35. −55ºC/125ºCの温度サイクル負荷前後のFC接合部β-Sn相の結晶粒径分布の変化
次に、図2-34のEBSD測定結果から得られたβ-Sn相の結晶粒径分布の温度サイクル負荷によ る変化を図2-35に示す。温度サイクル負荷前はチップ端部とチップ中心部の粒径分布に特徴的な 差は認められず、いずれの分布も正規分布やワイブル分布に十分に従っていない。温度サイクル
負荷後の粒径分布は2つのモード分布が共存していることを示唆している。粒界エネルギーを最 小化すべく結晶組織に均一に起こる通常粒成長ではなく、一部の大きな結晶粒はさらに粒成長し、
小さな結晶粒は縮小する過程にあると考えられる。温度サイクル負荷による粒径分布の二分化は チップ端部の方がチップ中心部に比べ僅かに先行しており、チップ端部の方が温度サイクルによ りFC 接合部に働く熱応力が大きいために結晶粒に蓄積される塑性歪エネルギーを駆動力とする 粒成長は大きくなることが推察される[2-29]。
２－９．結言
本章の研究では、合金めっきでは困難な Sn 基半田の希薄合金組成を精密に安定して制御する
ために、Sn/Ag、Sn/Cuの電解めっき積層膜のリフロ熱処理合金化による半田バンプ形成プロセス
を確立した。Sn/Ag積層膜のリフロ熱処理により均一組成のSn-Ag合金半田バンプが形成される ことを確認し、Ag/Sn膜厚比を0.04から0.02以下に変化させることにより大きなAg3Sn相が析出 する過共晶から微細なAg3Sn相が分散析出する亜共晶に変化するSn-Ag合金半田バンプが得られ た。Sn/Cu 積層膜のリフロ熱処理により、多数の Cu 原子は下地 UBM 層と半田バンプの界面の
(Cu,Ni)6Sn5相の生成に消費され、Snとの合金形成に寄与するCu原子は少量であることを明らか
にし、Cu/Sn膜厚比を0.004 から0.06 に変化させてもSn-Cu半田バンプの合金組成は 0.4wt%Cu
から 1.0wt%Cu の範囲に制御できることが分かった。UBM 層と半田バンプの界面に生成する
(Cu,Ni)6Sn5相はSnとNiの相互拡散抑制層として機能するため、Sn-Cu合金半田バンプに熱負荷 を加えてもUBM層のスパッタNi薄膜(600nm厚)の健全性は維持された。一方、Sn-Ag合金半田 バンプでは同じ熱負荷により、Ni薄膜はUBM層と半田バンプの界面に生成するNi3Sn4相の成長 に消費されて消失した。また、65nm世代の Low-k多層配線構造、ただし、最上層に機械的強度 の高いプラズマCVD-SiO2膜を用いるグロ－バル配線を形成せず、全層がLow-k膜で構成された CPI加速評価チップを用いて150μmピッチの半田バンプによるFC接合を行い、パッケージ信頼 性評価を行った。この結果、Sn-Cu合金半田バンプではLow-k膜に起因する不良は発生しなかっ たが、商用で広く採用されているSn-Ag合金めっきによる半田バンプはFC接合から樹脂封止の
パッケージ工程の途中にLow-k膜の不良が多発した。一方、希薄合金組成のSn-Cu半田バンプに よるCPI加速評価チップのFCパッケージはTCT、HTS､PCTいずれの信頼性評価においてもLow-k 膜起因の不良は発生せず､Sn-Cu半田バンプのCPI低減の優位性が初めて示された。Sn-Cu半田合 金が希薄組成であるが故に外部応力による歪を緩和するように結晶粒界の移動が起こりやすい ことに加え、UBM層と半田バンプの界面に形成される(Cu,Ni)6Sn5相がSnに対する拡散抑制層と して機能するために熱負荷に対してFC接合部のβ-Sn相が熱的に安定に維持される。この結果と して、Sn-Cu半田によるFC接合部の高い信頼性が裏付けられた。
FC 接合部の母相の β-Sn の結晶構造は体心正方晶(c/a=0.546)であり、すべり系の制約のために 力学的特性の結晶異方性が強いことが知られている[2-30]。半田接合部の微細化が進展すると、
少数の結晶粒により構成される個々の接合部の機械的特性にばらつきが生じることが予想され、
半田接合部のエレクトロマイグレーション挙動と共に微細 FC 接合部の信頼性に及ぼす結晶組織 の影響が顕在化する可能性が高い。実際のFC 接合構造における熱処理や外部応力による結晶組 織の変化の実態把握が必要であると同時に、今後、実際の微細寸法の材料基礎特性評価は極めて 重要な課題である。
参考文献
[2-1] Rao. R. Tummala,Microelectronics Packaging Handbook, (Springer), 1997.
[2-2] H. Ezawa, M. Miyata, H. Inoue, “Eutectic Solder Bump Process for ULSI Flip Chip Technology”, Proceedings of IEMT Symposium, pp.293-298, 1997.
[2-3] J. W. Nah, J. Gelorme, P. Sorce, P. Lauro, E. Perfecto, M. McLeod, K. Toriyama,Y. Orii, P. Brofman, T. Nauchi, A. Takaguchi, K. Ishiguro, T. Yoshikawa, D. Daily, R. Suzuki, “Wafer IMS (Injection Molded Solder) - A New Fine Pitch Solder Bumping Technology on Wafers with Solder Alloy Composition Flexibility”,Proceedings of ECTC, pp.1308-1313, 2014.
[2-4] N. S. Kim, S. Y. Jung, S. Y. Oh, “Reliability of the Pb-free Solder Bump on Electroless Ni Under Bump Metallurgies”,Proceedings of ECTC, pp.77-82, 2003.
[2-5] B. Q. Wu, Z. Liu, A. Keigler, J. Harrell, “Diffusion Boundary Layer Studies in an Industrial Wafer Plating Cell”,J. Electrochem. Soc., Vol.152, No.5, C272-C276, 2005.
[2-6] 長井瑞樹, 玉理裕介, 安田慎吾, 下山正, 斉藤信利, 栗山文夫, “UFP めっき装置を用いた三
次元実装用シリコン貫通電極形成のための銅めっき技術”, エバラ時報, No.230, pp.7-13, 2011.
[2-7] S. K. Seo, S. K. Kang, D. Y.Shih, H. M. Lee, “An Investigation of Microstructure and Microhardness of Sn-Cu and Sn-Ag Solders as Functions of Alloy Composition and Cooling Rate”,J. Electron. Mater., Vol.38, No.2, pp.257-265, 2009.
[2-8] 化学便覧 基礎編Ⅱ 改訂4版 日本化学会編, pp.465-468, 平成5年9月30日発行.
[2-9] 縄船秀美, 芝一博, 水本省三, 武内孝夫, 青木和博, “メタンスルホン酸浴からのスズ−銀共
晶合金めっき”, 表面技術, Vol.51, No12, pp.54-58, 2000.
[2-10] I. Karakaya, W. T. Thopmson, “The Pb-Sn (Lead-Tin) System”,Bull. Alloy Phase Diagrams, Vol.9, No.2, pp.144-152, 1988. (Tear-Out Pages:J. Phase Equilibria, Vol.9, No.2, pp.201-202, 1988)
[2-11] I. Karakaya, W. T. Thopmson, “The Ag-Sn (Silver-Tin) System”, Bull. Alloy Phase Diagrams, Vol.8, No.4, pp.340-347, 1987.
[2-12] N. Saunders, A.P. Miodownik, “The Cu−Sn (Copper-Tin) System”, Bull. Alloy Phase Diagrams, Vol.11, No.3, pp.278-287, 1990.
[2-13] S. Arai, H. Akatsuka, N. Kaneko, “Sn-Ag Solder Bump Formation for Flip-Chip Bonding by Electroplating”,J. Electrochem. Soc., Vol.150, No.10, C730-C734, 2003.
[2-14] Y. Qin, G. D. Wilcox, C. Liu, “Electrodeposition and Characterization of Eutectic Sn–Ag Alloy as Solder Bumps for Flip-Chip Interconnection”,J. Electrochem. Soc., Vol.156, No.10, D424-D430, 2009.
[2-15] 例えば、ECI Technology Inc.社:
http://www.ecitechnology.com/articles/fundamentals-cyclic-voltammetric-stripping
[2-16] S. K. Seo, S. K. Kang, D. Y. Shih, H. M. Lee, “The Evolution of Microstructure and Microhardness of Sn–Ag and Sn–Cu Solders During High Temperature Aging”,Microelectronics Reliability, Vol.49, pp.
288-295, 2009.
[2-17] 例えば、Jordan Valley Semiconductors Ltd.社:
http://www.jvsemi.com/products/semiconductors/jvx6200if-galaxy
[2-18] S. Y. Jang, J. Wolf, K. W. Paik, “Under Bump Metallurgy Study for Pb-Free Bumping”,J .Electron.
Mater., Vol.31, No.5, 2002, pp.478-487.
[2-19] R. Kiumi, S. Takeda, J. Yoshioka, F. Kuriyama, N. Saito, “Composition Control for Lead-Free Alloy Electroplating on Flip Chip Bumping”,Proceedings of ECTC, pp.120-126, 2005.
[2-20] R. Darveaux, C. Reichman, P. Agrawal, “Solidification Behavior of Lead Free and Tin Lead Solder Bumps”,Proceedings of ECTC, pp.1442-1447, 2010.
[2-21] H. J. Albrecht, A. Juritza, K. Müller. W. H. Müller. J. Sterthaus. J. Villain, A. Vogliano, “Interface Reactions in Microelectronic Solder Joints and Associated Intermetallic Compounds: An Investigation of their Mechanical Properties using Nanoindentation”,Proceedings of EPTC, pp.726-731, 2003.
[2-22] 鷹松喜子, 江阪久雄, 篠塚計, “Sn−X(X＝Cu, Ag and Ni)系合金の共晶・過共晶組成の合金中 のβ−Snの体積率”, 日本金属学会誌, Vol.74,No.9, pp.551-558, 2010.
[2-23] W. B. Pearson,A Handbook of Lattice Spacings and Structures of Metals and Alloys, (Pergamon Press), 1958.
[2-24] 金属データブック 改訂3版 日本金属学会編, pp.10-17, 平成5年3月25日発行.
[2-25] T. Y. Lee, W. J. Choi, K. N. Tu, J. W. Jang, S. M. Kuo, J. K. Lin, D. R. Frear, K. Zeng, J. K.
Kivilahti, “Morphology, Kinetics, and Thermodynamics of Solid-State Aging of Eutectic SnPb and Pb-free Solders (Sn–3.5Ag, Sn–3.8Ag–0.7Cu and Sn–0.7Cu) on Cu”,J. Mater. Res., Vol.17, No.2, pp.291-301, 2002.
[2-26] J. W. Yoon, S. B Jung, “Interfacial Reactions between Sn–0.4Cu Solder and Cu Substrate with or without ENIG Plating Layer During Reflow Reaction”,J. Alloys Compd., Vol.396, pp.122-127, 2005.
[2-27] J. W. Yoon, S. W. Kim, S. B. Jung, “Effects of Reflow and Cooling Conditions on Interfacial Reaction and IMC Morphology of Sn–Cu/Ni Solder Joint”,J. Alloys Compd., Vol.415, pp.56-61, 2006.
[2-28] B. Chao, S. H. Chae, X. Zhang, K. H. Lu, J. Im, P. S. Ho, “Investigation of Diffusion and Electromigration Parameters for Cu–Sn Intermetallic Compounds in Pb-free Solders Using Simulated Annealing”,Acta Materialia, Vol.55, pp. 2805-2814, 2007.
[2-29] R. R. Keller, R. H. Geiss, N. Barbosa III, A. J. Slifka, D. T. Read, “Strain-Induced Grain Growth during Rapid Thermal Cycling of Aluminum Interconnects”,Metall. Mater. Trans.A., Vol.38, pp.2263-2272, 2007.
[2-30] A. Zamiri, T. R. Bieler, F. Pourboghrat, “Anisotropic Crystal Plasticity Finite Element Modeling of the Effect of Crystal Orientation and Solder Joint Geometry on Deformation after Temperature Change”,J.
Electron. Mater., Vol.38, No.2, pp.231-240, 2009.
第３章 微細Cu再配線と微細Sn-Cu合金半田バンプ接合によるLSIチップ積層集積化 ３－１．緒言
第１章で述べたように、最近の電子情報機器はLSIデバイスに性能向上だけでなく低消費電力 化を強く求めている。メモリとロジックのSiチップ同士を積層することによりチップ間のデータ 転送を行う配線の接続密度が向上し、メモリのバンド幅が拡張されれば、システムクロック周波 数の上昇を抑えながらメモリとロジックの間のデータ転送の高速化と低消費電力化を両立する ことが可能になる。従来の半導体パッケージ技術の深耕だけでは、LSI チッ積層集積化の実現は 困難であり、中間領域のウェハプロセス技術開発が不可欠である。
Logic 512Mbit DRAM
Logic 512Mbit DRAM
Micro-Bump CoC
SCS
？
Cu-RDL
図3-1. CoC構造のチップサイズ制約を緩和するSCS構造
図3-1に示すように、微細半田バンプを用いてロジックチップ上にDRAMチップを積層する最 も基本的なCoC(Chip on Chip)構造では、ロジックチップより大きなDRAMチップを積層しよう とすると、ロジックチップをパッケージ基板に搭載し、チップ外周の Al ボンドパッドにボンデ ィングワイヤを結線した後にDRAMチップをフリップチップ積層しなければならない。しかし、
通常のパッケージ樹脂基板は微細半田バンプを溶融接合する260ºC程度のリフロ熱処理の耐熱性 が無く、微細半田バンプを介したチップ積層が困難である。従って、DRAMチップの大きさをロ