金 属 積 層 膜 の 熱 処 理 挙 動 を 応 用 し た 半 導 体 デ バ イ ス 集 積 化 プ ロ セ ス

金 属 積 層 膜 の 熱 処 理 挙 動 を 応 用 し た 半 導 体 デ バ イ ス 集 積 化 プ ロ セ ス

に 関 す る 研 究

江 澤 弘 和

早稲田大学大学院情報生産システム研究科

２０１５年２月

早稲田大学審査学位論文（博士）

金 属 積 層 膜 の 熱 処 理 挙 動 を 応 用 し た 半 導 体 デ バ イ ス 集 積 化 プ ロ セ ス

に 関 す る 研 究

江 澤 弘 和

早稲田大学大学院情報生産システム研究科

２０１５年２月

目 次

第１章 序論･･･････････････････････････････････････････････････････････････････1 １－１．本研究の背景･････････････････････････････････････････････････････････1 １－１－１．半導体技術の現状･････････････････････････････････････････････1 １－１－２．中間領域技術の重要性･････････････････････････････････････････3 １－２．本研究の主題と目的･･･････････････････････････････････････････････････6 １－２－１．Sn基半田バンプの希薄合金組成制御････････････････････････････6 １－２－２．LSIチップ積層集積化プロセスの構築････････････････････････････9 １－２－３．Ag電解めっきによる低抵抗配線のデバイス適用可能性の基礎検討･･11 １－３．本論文の構成･････････････････････････････････････････････････････････12 参考文献･････････････････････････････････････････････････････････････････････13

第２章 電解めっき積層膜の熱処理合金化によるSn基半田バンプ形成プロセス･･･････18 ２－１．緒言･････････････････････････････････････････････････････････････････18 ２－２．電解めっきによるバンプ形成プロセス･･･････････････････････････････････20 ２－３．主要プロセス装置･････････････････････････････････････････････････････22 ２－４．Sn基合金電解めっきの問題点･･････････････････････････････････････････30 ２－５．Sn/Ag電解めっき積層膜の合金化挙動･･･････････････････････････････････34 ２－５－１．試料作成･････････････････････････････････････････････････････34 ２－５－２．測定方法･････････････････････････････････････････････････････35 ２－５－３．実験結果と考察･･･････････････････････････････････････････････35 ２－６．Sn-Ag希薄合金組成の半田バンプ形成･･･････････････････････････････････41 ２－７．Sn-Cu希薄合金組成の半田バンプ形成･･･････････････････････････････････46 ２－７－１．Sn/Cu電解めっき積層膜の合金化挙動とSn-Cu合金組成制御･･･････47 ２－７－２．Sn/Cu/UBM層の熱処理による界面反応挙動･･････････････････････52

２－７－３．半田バンプとUBM層界面の熱的安定性･････････････････････････57 ２－８．Sn-Cu希薄合金組成の半田バンプによるLow-k多層配線に適応したFC接合･60 ２－８－１．Sn基半田バンプのCPI評価････････････････････････････････････62 ２－８－２．希薄合金組成のSn-Cu半田によるFC接合部の結晶材料組織･･･････65 ２－９．結言････････････････････････････････････････････････････････････････69 参考文献････････････････････････････････････････････････････････････････････70

第３章 微細Cu再配線と微細Sn-Cu合金半田バンプ接合によるLSIチップ積層集積化･74 ３－１．緒言･････････････････････････････････････････････････････････････････74 ３－２．LSIチップ積層集積化プロセス･････････････････････････････････････････78

３－２－１．微細Cu再配線形成プロセス･･･････････････････････････････････78 ３－２－２．微細Sn-Cu合金半田バンプ形成プロセス･････････････････････････80 ３－２－３．LSIチップ積層体形成プロセス･････････････････････････････････81 ３－２－４．LSIチップ積層集積化プロセスの実証･･･････････････････････････82 ３－３．プロセスインテグレーションの構築･････････････････････････････････････85

３－３－１．めっき給電層Cu表面状態と再配線パターンレジストの密着性向上･･85 ３－３－２．Cu再配線上面のNi被覆効果･･･････････････････････････････････89 ３－３－３．積層チップ位置合わせ精度･････････････････････････････････････90 ３－３－４．プロセスインテグレーションにおけるウェハ反りの影響･･･････････93 ３－３－５．SCSデバイスパラメタ･････････････････････････････････････････98 ３－４．LSIチップ積層デバイスの信頼性評価･･･････････････････････････････････100 ３－５．微少量Sn-Cu合金半田接合部の結晶材料組織の解析･･････････････････････103 ３－６．結言････････････････････････････････････････････････････････････････109 参考文献････････････････････････････････････････････････････････････････････110

第４章 Ag/Cu/TiN/Ti積層膜によるAg配線形成プロセス･･････････････････････････112 ４－１．緒言････････････････････････････････････････････････････････････････112 ４－２．実験方法････････････････････････････････････････････････････････････113 ４－２－１．試料作成････････････････････････････････････････････････････113 ４－２－２．測定方法････････････････････････････････････････････････････114 ４－３．実験結果と考察･･････････････････････････････････････････････････････115 ４－３－１．Ag電解めっき膜の比抵抗と膜中不純物の影響･･･････････････････115 ４－３－２．Ag/Cu積層膜の熱処理の影響･･････････････････････････････････117 ４－３－３．X線回折測定によるAg/Cu/TiN/Ti積層膜の構造解析･･････････････120 ４－３－４．Ag積層膜の昇温脱離ガス分析と密着性･････････････････････････121 ４－３－５．Agダマシン配線形成･････････････････････････････････････････124 ４－４．結言････････････････････････････････････････････････････････････････125 参考文献････････････････････････････････････････････････････････････････････126

第５章 Ag/Pd/Ti積層膜によるAg配線形成プロセス･･････････････････････････････128 ５－１．緒言････････････････････････････････････････････････････････････････128 ５－２．実験方法････････････････････････････････････････････････････････････129 ５－２－１．試料作成････････････････････････････････････････････････････129 ５－２－２．測定方法････････････････････････････････････････････････････130 ５－３．実験結果と考察･･････････････････････････････････････････････････････130 ５－３－１．Ag/Pd/Ti積層膜の構造解析････････････････････････････････････130 ５－３－２．熱処理によるAg膜の比抵抗の変化････････････････････････････135 ５－３－３．熱処理によるAg膜表面形態の変化････････････････････････････136 ５－４．Ag/Pd/Ti積層膜の合金化挙動とそのデバイス適用について････････････････139

５－４－１．熱力学的考察････････････････････････････････････････････････139

５－４－２．Ag/Pd/Ti積層膜のデバイス適用の可能性と実用化に向けた提案････140 ５－５．結言････････････････････････････････････････････････････････････････141 参考文献････････････････････････････････････････････････････････････････････142

第６章 総括･････････････････････････････････････････････････････････････････146 参考文献･･･････････････････････････････････････････････････････････････････151

謝辞･････････････････････････････････････････････････････････････････････････153

研究業績･････････････････････････････････････････････････････････････････････155

略語表

AES: Auger Electron Spectroscopy

BEOL: Back End of Line BGA: Ball Grid Array BSE: Back Scattered Electron BSG: Backside Grinding BSI: Backside Illumination

CIS: CMOS Image Sensor

CMOS: Complementary Metal-Oxide-Semiconductor CMP: Chemical Mechanical Planarization

CoC: Chip on Chip

CPI: Chip Package Interaction CPU: Central Processing Unit

CTE: Coefficient of Thermal Expansion CVD: Chemical Vapor Deposition

C4: Controlled-Collapse-Chip Connection

DRAM: Dynamic Random Access Memory DSC: Differential Scanning Calorimeter

EBSD: Electron Backscattering Diffraction eDRAM: Embedded DRAM

EDTA: Ethylene-Diamine-Tetra Acetic Acid EDX: Energy Dispersive X-ray Spectroscopy EPMA: Electron Probe Micro Analyzer EUV: Extreme Ultra Violet

FEOL: Front End of Line FC: Flip Chip

FIB: Focused Ion Beam

FPGA: Filed Programmable Gate Array

HTS: High Temperature Storage Test ICP: Inductively Coupled Plasma ILD: Interlayer Dielectric IMC: Intermetallic Compound

ITRS: International Technology Roadmap for Semiconductors LSI: Large Scale Integration

MCP: Multi-Chip Package

MEMS: Micro Electro-Mechanical System MIM: Metal-Insulator- Metal

PCT: Pressure Cooker Test PKG: Package

RDL: Redistribution Layer RIE: Reactive Ion Etching

SAT: Scanning Acoustic Tomography SCS: Stacked Chip SoC

SEM: Scanning Electron Microscope SIMS: Secondary Ion Mass Spectrometry SiP: System in Package

SoC: System on a Chip

TCT: Temperature Cycling Test TEOS: Tetra-Ethyl-Ortho-Silicate THB: Temperature Humidity Bias TSV: Through Si Via

UBM: Under Bump Metallurgy

WDX: Wavelength Dispersive X-ray Spectroscopy WLP: Wafer-Level Package

XPS: X-ray Photoelectron Spectroscopy

第１章 序論

１－１．本研究の背景

１－１－１．半導体技術の現状

20世紀終盤から続く微細加工プロセスの著しい進展により、Si半導体素子の二次元的な微細化 は動作速度を向上させると同時に、集積度の著しい向上による大幅なLSIデバイス製造コストの 低減が可能となり、高度なモバイル情報通信端末の急速な普及により様々な情報通信サービスが 生み出されている。21世紀に入り、半導体デバイスの著しい性能向上と高速通信網の拡充に支え られた電子情報化社会の進展は人類活動の生み出す情報量を増大させ、2020年には35ゼタ（10²¹） バイトに迫ることが予測されている[1-1]。エネルギー、交通、気候変動、食物、ヘルスケアなど 広範囲に収集される膨大なセンサ情報の高速処理と高度な解析による社会基盤構築の効率化を 促進するためにクラウドコンピューティング環境整備の拡充が不可欠であると考えられている 一方、エネルギー消費の抑制は 21 世紀の全地球的な課題である。先進国に加えて新興国におけ る電子機器や情報通信システムの急速な普及により、2025年には電子機器の消費電力が全世界の 総発電量の15％を超えることが予測されており、電子情報化社会の持続可能性を維持するために は電子機器の低消費電力化開発は避けて通れない課題である[1-2]。電力消費量の削減効果が大き い大容量フラッシュメモリの工場量産の中心は、2015年に19nm第二世代から15nm世代へ移行 する。巨額な最先端プロセス設備の投資を必要とする半導体素子の微細化は世代更新の度に急峻 な歩留まり向上と短期の生産性極大化による投資回収の成否が問われており、激烈な価格競争に 晒されている半導体事業の継続を左右する大きな要因となっている。最先端のLSIデバイスでは、

極端紫外線リソグラフィ（波長 13.5nm）に代表される極微細化プロセス開発[1-3]だけでなく、

能動素子の三次元加工によるメモリの高密度集積化[1-4]や新材料によるメモリ機能創製[1-5]が 新たな開発の主軸を形成しつつあり、最先端微細化プロセス設備の投資を抑制しながら製造コス トを低減する取り組みも始まっている。

一方、最近のプロセッサは微細加工プロセスにより一つのLSIチップに複数のCPUを搭載する マルチコア化が主流となり、並列動作による演算能力の向上と消費電力の低減の両立は様々な電

子機器に採用されるための不可欠な要素となっている。しかし、更なる高性能化と高機能化の要 求に応えるために、CPU回路の規模の増加によるLSIチップサイズの増大と製造工程の複雑化が LSIデバイス製品の製造歩留まりの低下を引き起こすことが大きな懸念点となっている。さらに、

電子システムの扱う情報量の増大に伴い、メモリとロジックのチップ間のデータ転送を行う配線 の接続密度が電子システムの性能を律速する問題が顕在化しつつある。このような状況の変化に 伴い、半導体製品の付加価値は微細化による一つの LSI チップ単体の性能や集積度の向上から 様々な半導体デバイスの集積化による機能創出へ移りつつある。図1-1に示すように、CMOSプ ロセスの微細化により一つのLSIチップにロジックとDRAMを混載することが可能となったが、

CMOSロジックとプロセスの親和性が無い半導体デバイスを一つのチップに集積することは困難 である。また、一つのチップに集積するためのプロセスインテグレーションの結果、個々のデバ イス性能が制限されてしまう場合がある。従って、様々な半導体デバイスのチップを積層集積化 することにより個々のデバイス機能を結合し、多様な電子機器の機能要求に的確に応える半導体 デバイスモジュールを創出することが期待されている。

MEMS DRAM

IP1 IP2 IP3

RF Analog Digital

Baseband

・微細化進展速度が異なる

・ﾛｼﾞｯｸとﾌﾟﾛｾｽ親和性が無い

MRAM FeRAM Image Sensor

Processor User

Logic 3 User Logic 2

User Logic 1

User DRAM

微細加工ﾌﾟﾛｾｽによる 単一ﾁｯﾌﾟへの機能集積 高速化・高性能化

NAND NOR 機能の多様化

LSIﾁｯﾌﾟ積層集積化 Discrete LED

図1-1. 半導体チップの積層集積化によるデバイス機能の集積

図1-2に示すように、LSI デバイスの製造は、回路設計、Siウェハ表面の素子形成から素子間 の配線を形成するウェハプロセスの前工程とSiウェハからLSIチップを個片に切り出しパッケー ジング、性能試験を行う後工程の階層に分かれており、従来、前工程と後工程は互いに独立した 技術領域としてプロセス開発や生産性向上が行われてきた。しかし、前工程の微細化だけでは得 られないデバイス機能の創出や多様なシステム機能を発現する三次元集積化デバイスの進展が 求められる状況において、前工程と後工程の双方を包括する、または双方を融合する「中間領域」

と呼ばれる技術分野の開拓に大きな期待が集まっている。また、対象とする最小加工寸法が1μm から10μm程度の中間領域技術は巨額な設備投資を伴わずに付加価値を生み出す可能性が高く、

今後の半導体産業の持続的な成長に貢献することが期待されている。

Siｳｪﾊ

↓ 酸化・拡散

↓ LSI素子形成

ﾁｯﾌﾟ個片化

配線形成

↓ 電気特性検査

x

x x x

x x

回路設計

組立(後工程) 最小寸法：10μm以上

ｳｪﾊﾌﾟﾛｾｽ(前工程) 最小寸法：10nm～1μm

中間領域 ｳｪﾊﾌﾟﾛｾｽと 後工程の融合 最小寸法：

1μm ～10μm

三次元集積化 ﾊﾟｯｹｰｼﾞ

図1-2. 従来の前工程、後工程の階層区分と中間領域技術の位置付け

１－１－２．中間領域技術の重要性

図1-3に、様々な半導体デバイスモジュールを実現するためのプロセスインテグレーションを 構成する中間領域プロセスの基盤要素技術を示す[1-6]。例えば、図1-4に示すCMOSイメージセ ンサの超小型カメラモジュ－ルの製品開発はモバイル端末へのカメラモジュールの組み込みが

普及する契機となり、図1-3のCIS-WLP欄に示すように、実際の量産工程では(1)CMOSイメー ジセンサの素子面側に接着剤を介してガラス基板を貼合する、(2)Si ウェハ裏面を 100μm 以下の 厚さまで研削する、(3)Siウェハ裏面からSi-RIE(Reactive Ion Etching)によりTSV(Through Si Via) を形成する、(4)TSV底に露出するセンサ素子にコンタクトするCu再配線を形成する、(5)低温硬 化樹脂保護膜によりCu再配線を絶縁被覆し、最後に、Siチップ裏面に再配置されたCuパッドに 直接パッケージ端子の半田ボールを搭載する。さらに、レンズモジュールを直接 WLP チップに 貼り付けることにより超小型カメラモジュール製品が完成する。この製品はLSIデバイス製造の 多層配線形成技術と従来の後工程を融合することにより再構築した製造工程の量産化に成功し た代表例である。この他、マルチメディアモバイル端末向けに広帯域I/OのDRAMとアプリケー ションプロセッサを積層した低消費電力システムモジュール、Siインタポーザやガラスインタポ ーザによる複数 LSI チップのシステムインテグレーション、画像処理チップを直接積層した BSI(Back-side Illumination:裏面照射)型CMOSイメージセンサ等の製品も、中間領域技術の開発が 下支えした成果である。

支持基板 貼合・剥離 Siｳェﾊ極薄化 深孔Si高速ｴｯﾁﾝｸﾞ 微細再配線形成

低温硬化絶縁樹脂保護膜 微細ﾊﾞﾝﾌﾟ形成

微細半田接合 極薄Siﾁｯﾌﾟ多段積層

CIS Module

CoC

Memory Module

+ +

+ +

+

+ +

+

+

+ 中間領域ﾌﾟﾛｾｽ

要素技術

Si TSV

Thinned Si device

WLP BSI

Logic on DRAM

WLP TSV

+ IP/2.5D

+

+ +

MCP

+

+

+ +

+ + +

+ +

+ +

+

+ + +

図1-3. 中間領域プロセスの基盤要素技術とその応用製品例[1-6]

ｾﾝｻｰﾁｯﾌﾟ裏面

製品上面 製品裏面

ﾚﾝｽﾞﾓｼﾞｭｰﾙ

BGAﾎﾞｰﾙ Cu再配線

従来ｶﾒﾗﾓｼﾞｭｰﾙ (ﾜｲﾔｰﾎﾞﾝﾃﾞｲﾝｸﾞ)

ﾁｯﾌﾟｽｹｰﾙｶﾒﾗﾓｼﾞｭｰﾙ (Wafer Level Package)

・超小型化

・ﾘﾌﾛｰ実装対応 _TSV

Si

ｾﾝｻｰﾁｯﾌﾟ裏面 ｾﾝｻｰﾁｯﾌﾟ裏面 製品上面

製品上面 製品裏面

ﾚﾝｽﾞﾓｼﾞｭｰﾙ

BGAﾎﾞｰﾙ Cu再配線

従来ｶﾒﾗﾓｼﾞｭｰﾙ (ﾜｲﾔｰﾎﾞﾝﾃﾞｲﾝｸﾞ)

ﾁｯﾌﾟｽｹｰﾙｶﾒﾗﾓｼﾞｭｰﾙ (Wafer Level Package)

・超小型化

・ﾘﾌﾛｰ実装対応 _TSV

Si 外形:4.5mm×4.5mm

厚さ:2.4mm

ﾁｯﾌﾟｽｹｰﾙｶﾒﾗﾓｼﾞｭｰﾙ (Wafer Level Package)

・超小型

・ﾘﾌﾛ実装対応 従来ｶﾒﾗﾓｼﾞｭｰﾙ (ﾜｲﾔﾎﾞﾝﾃﾞｲﾝｸﾞ)

ｾﾝｻﾁｯﾌﾟ裏面

ｷｬﾋﾞﾃｨ

図1-4. CMOSイメージセンサのWLPによる超小型カメラモジュ－ル

配線の微細化が困難な有機樹脂パッケージ基板に替わり、Siウェハを配線基板に用いるSiイン タポーザに複数の異種半導体デバイスチップを集積化するデバイスモジュールの構造例を図 1-5 に示す。Siウェハプロセスを用いることによりLSIチップ内のグローバル配線相当の多層配線を Siインタポーザに形成することにより複数チップ間の高密度配線によるデータ転送が可能となり、

中間領域プロセスにより微細ピッチ TSV や微細半田バンプを形成することにより外部システム との高密度な信号入出力が可能となる。冒頭に述べたように、今後の広範なセンサネットワーク 及び高速情報通信網の拡充に対応する電子機器の高度な情報処理システムモジュールは、ムーア の法則の半導体デバイスの微細化から外れた、無線通信、センサ、MEMS、などの非デジタルデ バイスと高性能プロセッサや大容量メモリを三次元集積化することにより更に多様なシステム 機能を発現することが期待されている。その基盤となる中間領域プロセス技術の高度化、装置技 術の高品位化、材料技術の深化、プロセスコストの低減は取り組むべき重要な開発課題である。

Micro Bump

C4 Bump

Package substrate Si interposer

Underfill Resin

Processor Stacked Memory

TSV

Cu Interconnects

MEMS

RF Logic

図1-5. Siインタポーザを用いたデバイス集積化モジュール構造例

１－２．本研究の主題と目的

図1-5に示すモジュール構造において、半導体デバイスチップ間を電気的に接続する微細半田バ ンプと微細再配線は半導体デバイス積層集積化の製造工程における基幹プロセスである。本研究 では、金属積層膜の熱処理による合金化及び金属積層界面の固相反応の挙動の解明を主題とし、

以下の3つの課題に対するプロセスの確立を目的とする。

１－２－１．Sn基半田バンプの希薄合金組成制御

CMOSトランジスタ素子の微細化により動作速度は向上するが、配線層の微細化は金属配線の 抵抗上昇だけでなく、隣接配線間、配線層間の距離の縮小による配線絶縁膜の作る寄生容量の増 大を招き、配線の信号遅延がデバイス性能向上の隘路となる。0.25μm世代の高性能プロセッサ開 発を契機に、LSI チップの内部配線材料を従来のAl-0.5wt%Cu 合金から抵抗の低いCuへ置き換 えるプロセス開発が加速した[1-7]。Cu配線は、層間絶縁膜に形成した配線溝の内側を含むSiウ ェハ全面に成膜されたCuスパッタ薄膜を給電層に用いて、電解めっきによりウェハ全面にCuを 成膜した後に、配線溝に埋め込まれた Cu 以外の余剰な Cu 膜を CMP(Chemical Mechanical

Planarization)により除去するダマシンプロセスにより初めてLSIデバイスに適用された。

図1-6. LSI多層配線の層間絶縁膜材料の変遷

図1-6に示すように、配線間容量を低減するために、0.18µm世代からF添加CVD-SiO₂膜が導入さ れ、90nm世代からC添加CVD-SiO₂膜を用いた膜密度の低下による比誘電率3.0以下の配線層間絶 縁膜(Low-k膜)の採用が本格化した[1-8,1-9,1-10]。

しかし、Low-k膜導入による多層配線構造の機械的な脆弱化は避けられず、LSIデバイス形成後

のウェハ電気特性テストのプローブ針圧やワイヤボンディング時のボンドパッドへの衝撃荷重が 多層配線及びトランジスタ素子を機械的に破壊する不良が顕在化した[1-11]。また、Siウェハから

LSIチップを個片に切り出すダイシング工程では、予めレーザーを用いて多層配線層膜にダイシン

グブレードの通る経路の溝を形成し、その溝の中をLow-k膜に触れずにブレードが走りSiウェハを 切断する対策が講じられた。65nm世代以降、配線層間絶縁膜に微細空孔を挿入するLow-k化の開 発が進み、更なる多層配線構造の著しい機械的強度の低下は、ウェハプロセスの終段工程から組 み立て工程、さらに、パッケージ後にLSIチップが受ける応力を低減することが先端LSIデバイス の製品化に不可欠な要件となり、Chip Package Interaction(CPI)と呼ばれるプロセスインテグレーシ ョンの課題が新たな開発領域として浮上し、前項で述べたように、中間領域プロセス開発の重要 性が認識される契機となった[1-12,1-13]。

Low-k BEOL

Bump Underfill Si

PKG substrate ﾊﾟｯﾄﾞ周辺設計

配線絶縁膜積層構造 最終絶縁樹脂保護膜

半田接合部材料 封止樹脂材料(Tg) ﾊﾟｯｹｰｼﾞ基板(CTE) PKG

LSI

ﾁｯﾌﾟ外周保護構造 固片化ﾀﾞｲｼﾝｸﾞ技術

CPI

Chip size: 12.8mm×14.8mm Bump pitch: 200um

Solder bump

PKG substrate LSI chip

図1-7. Low-k化に伴うCPIの課題

特に、高速プロセッサなどの先端ロジックデバイスでは、LSIチップ上に形成した半田バンプと パッケージ基板側の半田端子を溶融、凝固、冷却放置するFlip Chip(FC)接合が採用されており、

この接合過程において、Siチップとパッケージ基板の熱膨張係数差に起因する残留熱応力がLow-k 膜の破壊及びLow-k膜の積層界面の剥離を誘発する。Sn-Ag共晶半田バンプを用いてパッケージ基 板とFC接合した直後に発生したLow-k膜の剥がれやLow-k膜自身の破壊に起因する不良を超音波 探傷により検出した事例を図1-7に示す。多層配線層の不良箇所の空気層に入射した超音波の反射

強度が高く、不良が発生したバンプ接合部は白い輝点(white bump)として観察される。従来、外部 応力に従って塑性変形しやすく展延性の高いPb-Sn系共晶半田合金材料が半田バンプに用いられ てきた。昨今の電子機器産業に対する環境負荷低減の社会的要請に応えるべく、半導体デバイス パッケージの外部接続用半田ボール端子材料の非鉛化は先行したが、パッケージ内部の接合材料 も非鉛化すべく、Sn-Ag系、Sn-Cu系に代表されるSn基合金を用いた半田バンプ形成プロセス開発 がCPI低減の中心的な課題となっている。特に、Low-k多層配線への応力負荷低減のためにSnAg 合金バンプ中のAg₃Sn金属間化合物の析出量を減らすためにAg組成を3.5wt%以下に希薄化するこ とや合金組成の低いSn-Cu共晶合金バンプを形成することが求められている[1-14,1-15]。

本課題に対して、合金めっきでは困難なSn基半田の希薄合金組成を精密に安定して制御するた めに、Sn/Ag、Sn/Cuの電解めっき積層膜の熱処理合金化による半田バンプ形成プロセスを確立す ることを目的とし、得られたSn基希薄合金組成の半田バンプの特性を検証するために耐熱性の低 い有機樹脂パッケージ基板を用いたFC接合においてLow-k多層配線構造のCPIの評価を行なう。

１－２－２．LSIチップ積層集積化プロセスの構築

微細加工プロセスの高度化は、メモリセルの超高密度化を実現し、DRAMや NANDチップの 大容量化を加速する一方、メモリ素子とロジック素子を一つのSiチップ上に形成するDRAM混 載(embeded DRAM: eDRAM)プロセス技術を創出した。eDRAM System-on-a-Chip(SoC)は電子機器 の小型化とコストダウンに寄与した代表的な成功例となったが、本来、素子構造、製造プロセス の異なるロジックとメモリを同じSiウェハ上に形成するため、微細化世代の進化に伴い、プロセ スが複雑化し、製造工程が長くなり、歩留まり低迷が避けられない状況に至った。特に、90nm 世代以降のCMOS デバイス製造では、DRAM キャパシタのリーク電流の低減や電荷保持特性の 劣化を防ぐために必要な熱工程がロジック素子性能を劣化させるなど、双方の素子製造プロセス の両立が困難になった。図1-8に示すように、ロジックの微細化の進度に対してメモリセルの微 細化が鈍化し、微細加工プロセスの進展によるチップの小型化の恩恵が受けられず、異種デバイ スを一つのSiチップに混載する利点が失われてきた。

図1-8. eDRAMメモリセルの微細化の鈍化傾向[1-17]

eDRAM SoC 8.6×8.6mm²

DRAM-on-Logic CoC 7.32×7.32mm²

Micro-Bump

図1-9. eDRAMからメモリセルを切り出したCoC構造によるチップサイズの縮小

そこで、図1-9に示すようなロジックチップの上に必要な容量のDRAMチップを微細半田バン プにより接続して積層するChip-on-Chip(CoC)構造が提案され、異種の半導体デバイスを積層集積 化することにより所望のデバイス機能を発現させる製品化の契機となった[1-16,1-17]。

しかし、ロジックチップとメモリチップの素子面同士を対向させて積層接続する単純なCoC構 造では、積層するチップサイズの制約により搭載可能なメモリ容量が制限されてしまい、映像機

器画像の高精細化、医療診断機器画像の高解像度化など、画像処理の大容量高速化の要求に応え ることが困難である。また、モバイル情報通信端末の更なる多機能化は、LSI デバイスに性能向 上だけでなく低消費電力化との両立を求めている。

本課題に対して、メモリのバンド幅を大幅に拡張し、システムクロック周波数の上昇を抑えな がら高速データ転送と低消費電力を両立するために、大容量 DRAM チップの上に高速ロジック チップを積層するLSIチップ積層集積化の提案を具現化する[1-18]。微細線幅のCu再配線形成、

希薄Cu組成Sn-Cu合金の微細バンプ形成、微細バンプ同士の微少量Sn-Cu半田接合によるLSI

チップ積層体形成のプロセスを確立し、量産適用可能なプロセスインテグレーションを構築する。

１－２－３．Ag電解めっきによる低抵抗配線のデバイス適用可能性の基礎検討

Cu 原子はSi やSiO₂中を非常に速く拡散することが知られており、配線層間絶縁膜中へのCu 拡散による配線間リークやトランジスタ接合界面のCu 汚染によるデバイス特性劣化の懸念を払 拭するために、ダマシン配線構造の場合、配線絶縁膜の溝の内壁に Cu 原子の拡散を抑制するバ リアメタル層の成膜プロセスの開発が集中的に行なわれた。しかし、配線幅が縮小しても拡散バ リア層の必要膜厚は変わらないために溝配線中に占めるCu の割合が減少し、配線の微細化に対 して実効的な配線抵抗の低減効果が薄くなる｡さらに、配線幅が電子の平均自由工程が無視でき なくなる数10nmに微細化されると、結晶粒界、膜中の不純物、微細な凹凸などの影響に加え、

伝導電子が配線側壁や配線上面で直接散乱され運動エネルギーを失う細線効果の影響が顕在化 するため、平均自由工程が長くバルク抵抗の低いCuやAgは配線抵抗の増大を回避できず、Mo やWなどの高融点材料が配線抵抗低減に有利であることが明らかになっている[1-19,1-20]。一方、

中間領域では、LSIチップ積層デバイスで用いられる再配線やSiインタポーザの多層配線の配線 幅は1µmから5µm 程度であり[1-21]、既知の金属の中で最も比抵抗の低いAgはCuを置き換え る配線材料の有力な候補と考えてよい。しかし、実際のデバイス適用におけるAg 薄膜は、熱処 理による凝集や表面形態の不安定性が粒界や膜表面における電子の散乱を増大させ、配線の実効 的な比抵抗低減が期待できないことが懸念されている。Ti系、TiN系、TaN系などの下地バリア

メタル上の超高真空スパッタAg成膜、Pd活性化前処理によるSiO₂上への無電解Agめっきなど の成膜プロセスの研究では熱処理後に低抵抗の Ag膜を得ることは困難な状況であることが報告 されている[1-22, 1-23, 1-24]。

本課題に対して、Ag電解めっきによる配線形成プロセスにおいて電解めっきに不可欠な下地給 電層材料を選択する指針を得るために、下地給電層とAg の積層膜の熱処理合金化挙動の解明を 行い、中間領域における低抵抗Ag 配線形成のデバイス適用の可能性と実用化に向けた提案を行 なう。

１－３．本論文の構成

本論文では、半導体素子の微細化の進展だけでは応えられないデバイス機能を創出するために、

半導体チップ積層集積デバイスの実用化に不可欠な中間領域技術開発の重要性を提起し、微細再 配線形成、微細半田バンプ形成プロセスの研究成果をまとめ、以下の６章で構成する。

第１章では、本研究の背景、本研究の主題と目的について述べた。

第２章では、Sn/Ag、Sn/Cu電解めっき積層膜の熱処理による合金化挙動を明らかにし、積層膜 厚の制御により希薄合金組成の精密制御が可能な Sn 基半田バンプ形成プロセスの確立について 述べる[1-25,1-26,1-27,1-28]。さらに、65nm世代以降のLow-k多層配線構造のLSIウェハ上に希薄 合金組成のSn基半田バンプを形成し、FC接合のパッケージ信頼性評価を行うことによりCPI低 減効果を検証する[1-29,1-30]。

第３章では、第２章で確立した希薄Cu組成のSn-Cu半田合金バンプ形成を40µmピッチ(20µmバ ンプ径)に微細化し、大容量DRAMウェハ上に形成する微細Cu再配線形成のプロセス確立と合わ せて、大容量DRAMチップの上に高速ロジックチップを積層したLSIチップ積層集積化を実現す るためのプロセスインテグレーション構築について述べる[1-31]。LSIチップ積層体の信頼性試験

により、β-Sn相の少数結晶粒で構成される微小体積のSn-Cu半田バンプ接合部の電気抵抗に大きな

変動が無いことを検証し、LSIチップ積層構造の信頼性が製品実用化に耐え得ることを実証する [1-32]。

第４章では、今後の半導体デバイス及びデバイスモジュールの高性能化と低消費電力化に向け て、 第３章で導入した再配線がLSI多層配線のグローバル配線相当に微細化することを想定し、

Cuより比抵抗の低いAgによる配線形成プロセスを提案する。CuはAgと互いにほとんど固溶しな いため、熱処理により合金化しても比抵抗の上昇が抑制できることが期待される。Ag電解めっき の給電層にCuを用いたAg/Cu積層膜による低抵抗Ag配線形成の実現可能性を示すと同時に、

Ag/Cu電解めっき積層膜の熱処理に伴う散発的なAg膜の密着性劣化の発生懸念に対して、Cuより 電気化学的に貴なPdをめっき給電層に用いたプロセスの比較を行う[1-33]。

第５章では、第4章でAg膜との密着性に優位性を示すPd給電層と配線絶縁膜の密着層にTiを用 いたAg/Pd/Ti積層膜の熱処理による合金化挙動を明らかにする[1-34]。特に、400ºC以上の熱処理 の高温化に伴いAg膜の比抵抗が減少することが判明し、Ag-Pd合金形成とPd-Ti金属間化合物相形 成の競合反応の熱力学的な考察により熱処理挙動をの裏付ける。また、高温熱処理により得られ る低抵抗Ag配線のデバイス適用を実用化するための提案を行う。

第６章では、本研究で得られた成果を総括し、本研究で確立した中間領域プロセスの実用化と 今後の中間領域プロセス開発による半導体デバイスの三次元積層集積化の進展を展望する。

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第２章 電解めっき積層膜の熱処理合金化によるSn基半田バンプ形成プロセス ２－１．緒言

1960年代にIBMが導入したControlled-Collapse-Chip Connection (C4) は当時の手作業によるワ イヤボンディング結線に伴う接続部の歩留まりや信頼性の不安定性を排除し生産性を大幅に向 上するための接合技術として開発された。C4半田バンプを形成するためには予めICチップの電 極端子に対応する位置に開口部が形成されたメタルマスクを用意し、ICウェハ表面に装着する必 要があった。真空蒸着により高融点Pb-Sn半田合金膜をメタルマスク上全面に成膜した後にメタ ルマスクを外し、ICチップの電極端子上にのみ堆積した半田合金膜を熱処理することにより半球 状の半田バンプを形成することができた。ICチップ上の半田バンプと回路基板の電極端子を溶融 接合するC4技術は、現在のフリップチップ（Flip Chip、以下FC）技術の原型となった[2-1]。1990 年代中盤から、CMOS ロジックデバイスの微細化による急速な高性能化、多ピン化に伴い、LSI チップとパッケージの電気的接続距離をワイヤボンディングより短縮化するために FC接合の微 細化要求が高まった。これに呼応してめっき液耐性の高いアルカリ現像型アクリル系厚膜ネガレ ジストの開発が本格化し、LSIチップ上に250µmピッチで格子状に配置するPb-Sn共晶半田バン プを電解めっきにより形成するプロセスが開発された[2-2]。さらに、ghi 線ブロードバンド光源 を用いた焦点深度の深いステッパ露光装置の開発が進展し、300mmウェハ上の厚膜レジストに微 細な開口パターンを形成することが可能となった。同時に、多数のめっき反応槽、水洗槽、スピ ン乾燥室を統合した一つの装置にLSIウェハをカセットから供給し、装置内の自動搬送ロボット により順次ウェハを処理槽に送り込み一連のプロセス処理を完了する電解めっき装置も開発さ れ、めっき工程の大幅な生産性向上と同時に、Pb-Sn系半田だけでなくAu、Ni､Cu、Sn基合金半 田､In 基合金半田、及びそれらの積層膜などの多様な材料構成による微細バンプ形成が可能とな った。2000年代に入りプロセッサを中心に高性能ロジックLSIチップをパッケージにFC接合す

るために 300mm ウェハ上の半田バンプ形成の需要が急拡大したが、当初、量産設備投資の早期

回収のために装置導入から短期間に急峻な歩留まり向上を達成することは大きな障壁であった。

その後、装置メーカー、材料メーカーと半導体デバイスメーカーの共同開発によりプロセスの高 度化が進み、現在、300mmウェハの電解めっき半田バンプ量産工程において、高さ異常、形状異 常などの不良バンプ発生率は約3ppm以下（1 枚のウェハ上に形成された100 万個の半田バンプ に数個以下の不良）に維持されている。

図2-1に示すように、デバイスパッケージの用途に応じて、電解めっきの他に、半田ボール搭 載、半田ペースト印刷によるバンプ形成プロセスが量産技術として確立されている。一般的な半 田ペースト印刷は、メタルマスクやステンシルマスクの表面に供給された半田ペーストを印刷ス キージによりマスク開口部を通してデバイスウェハの表面に局所的に転写するプロセスであり、

150µm より大きなピッチの半田バンプ形成に適用されている。最近、IBM から Wafer Injection

Molded Solderと称する溶融半田埋め込みプロセスが提案され、直径50µmの半田バンプ形成が可

能であることが報告されており[2-3]、依然として半田バンプ形成は中間領域プロセス技術の中で 基幹的な開発対象と位置付けられている。

図2-1. 適用用途に応じたバンプ形成プロセスの選択

Degassing Ar sputter etch UBM PVD

Photo lithography O₂ashing

Electroplating

Resist stripping UBM wet etching O₂ ashing

Solder reflow

Cu&Low-k BEOL

Sn, SnAg…

Thick photo resist (50～70µm） Al bond pad

p-SiN/p-TEOS CVD UBM Polyimide

SnPb, SnAg…

Cu

Solder

Cu Solder LSI wafer

Solder bump Cu pillar bump

図2-2. 電解めっきを用いるバンプ形成の基本プロセスフロー

２－２．電解めっきによるバンプ形成プロセス

図2-2に電解めっきによるバンプ形成の基本的なプロセスフローを示す。Si半導体素子から多 層配線まで形成されたLSIウェハの終段工程において、LSIウェハ最表面にプラズマCVDによる Tetra-Ethyl-Ortho-Silicate (TEOS) SiO₂膜（以下p-TEOS膜）、プラズマCVDによるSiN膜（以下

p-SiN膜）、塗布型の感光性絶縁樹脂膜、例えば、ポリイミド膜をこの順に積層成膜した後、リソ

グラフィプロセスによりAlボンドパッド上に開口部を形成したポリイミド膜をマスクにp-SiN膜、

p-TEOS膜をドライエッチング加工し、Alボンドパッド表面を露出する。Alボンドパッド表面の

ウエット清浄化処理を行い、開口部側壁に付着する Al を含む有機物のフェンスを除去する。続 いて、超高真空下のArスパッタエッチングによりAlボンドパッド表面酸化層を除去し、大気暴 露せず連続して、超高真空スパッタリング法を用いてUnder Bump Metallurgy (UBM)層を成膜した 後に、UBM 層の上に厚膜レジストを塗布し、リソグラフィプロセスによりバンプ開口パターン

を形成する。この後、電解めっきにより Sn 基半田合金をレジスト開口部に埋め込み、厚膜レジ ストを剥離した後、電解析出したSn基半田合金めっき膜以外の領域のUBM層をウエットエッチ ング除去し、リフロ熱処理により Sn 基半田合金めっき膜を球状化すれば非鉛半田バンプを得る ことができる。また、図の右側に示すように、レジスト開口部へCuとSn基半田合金の積層膜を 埋め込めば、同様にCu ピラーバンプを形成することができる。厚膜レジストの開口部に埋め込 むバンプ材料に応じて、電解めっき給電層及びバンプと Al ボンドパッドとの拡散抑制層として 機能するUBM層の積層構成を選択し、UBM層に適したウエットエッチング薬液を導入すれば、

同じ製造工程において多様な材料のバンプ形成が可能となる。

20μm Frequency(GHz)

0 5 10 15 20 25 30

10 20 30

0

1 10 100

0.1

Q

Al-RIE

Au Bump

(a)AuめっきコイルのSEM観察像 (b)コイルQ値の周波数特性

(a)膜厚6μm, 幅/間隔=6μm/6μm, 巻き数 2.5, 外径171μm, L=1.69nH.

(b) Q=ωL/R, ここでR:配線抵抗, L:インダクタ, ω:共振周波数.

比較のためAl膜厚2μm,コイル幅/間隔=15μm/1.5μm,巻き数3.75,外径145μm, L=1.18nHの特性を図中に示す.

図2-3. 厚膜AuめっきOn-Chip Spiral Inductor CoilのSEM観察像と特性

また、図2-3は電解めっきを用いたバンプ形成の応用例の一つであり、Au電解めっきを用いて LSI チップの最上層にインダクタコイルを形成した。容易にコイルの膜厚を厚くし配線抵抗を低 減することにより通常のLSI多層配線形成プロセスでは達成困難な高いQ値を得ることができる。

第３章で詳述する Cu 再配線の微細化も、レジストに形成された配線パターンの溝開口部を電解 めっきによりCu埋め込み成膜を行うことが基本であり、バンプ形成の派生プロセスである。

図2-2において、微細バンプパターン開口部が形成された厚膜レジスト膜を半田ペーストの印 刷マスクとして利用することにより微細半田バンプを形成するプロセスが検討されていた｡しか し、印刷スキージの荷重によるレジストの変形が開口パターンの粗密により不均一となり、LSI チップ内及びウェハ面内に均一な量の半田ペーストを転写することが難しくリフロ後の半田バ ンプ高さの均一性向上が困難であった[2-4]。また、印刷ペーストに含まれる半田微粒子の結合助 剤やフラックス成分がリフロ熱処理時のボイド発生の要因となり FC半田接合部の機械的信頼性 劣化の懸念を払拭することができなかった。本研究では、半導体デバイスの三次元集積化に不可 欠な微細半田バンプを形成するための電解めっきプロセスを開発対象とした。

２－３．主要プロセス装置

本研究のバンプ形成に用いた UBM層のマグネトロンスパッタリング成膜装置、LSI ウェハ対 応の電解めっき装置、従来の実装基板対応の装置と異なるウェハ対応のリフロ熱処理装置の概要 を説明する。

図2-4に典型的なスパッタ成膜装置の構成を示す。バックグラウンド真空度が3×10^-6Pa以下に 到達する真空排気系を備えた複数のスパッタ成膜チャンバがアイソレーションバルブを介して 装置中央の真空搬送クラスタプラットフォームに搭載されている。例えば、Pd/Ni/Ti 積層膜を形 成する場合にウェハの動きを図中に示す番号に従い説明する。(1)左側のカセットから移載機によ り先頭ウェハを引き出し、ウェハノッチ位置検出によりウェハ向きを揃える。(2)ベーク室におい

て 150ºC～250ºC の範囲で真空中の加熱を行なうことによりウェハ表面の吸着水分及び絶縁樹脂

保護膜中の残留水分を脱離させ、絶縁樹脂保護膜表面とスパッタ膜の密着性を向上させる。(3)

真空搬送室の搬送アームによりウェハをエッチングチャンバ室に移送し、(4)Arイオンのスパッタ エッチングによりウェハのAlボンドパッド表面の酸化層を除去する。(5) ウェハは真空搬送室を 経由し、(6)Ti スパッタ成膜、(7) 真空搬送室、(8)Ni スパッタ成膜、(9)真空搬送室、(10)Pd スパ ッタ成膜の後に、(11)真空搬送室を経由し(12)冷却プレートに移される。最後に、(13)移載機によ りPd/Ni/Tiが積層成膜されたウェハは右側のカセットに戻る。カセットの2枚目以降のウェハは、

順次、先行するウェハのプロセスが終了したチャンバへ連続搬送され、同時に複数チャンバにお いて成膜が可能となる。

Bake Cool

1 2 4 3

5 6

7

10 8

9 11

12

13

図2-4. UBMスパッタ成膜装置構成例

表2-1に300mmウェハ上のTi、Ni、Pdの其々の標準的な成膜条件例を示す。例えば、Pd/Ni/Ti 積層成膜を行う場合、最も放電時間の長い成膜がプロセス時間を決めるために、1つのPd成膜チ ャンバに対して、Ni成膜を2チャンバ、Ti成膜を2チャンバ搭載して連続積層成膜を行えば、Pd チャンバ内のウェハ滞在時間が装置1台の単位時間当たりのプロセス処理枚数を決めることにな る。大規模量産ラインでは、真空搬送プラットフォームを2室連結し、最大8室の成膜チャンバ に異なる複数のスパッタターゲットを装着することにより連続プロセス処理時間を短縮し、真空 搬送室のロボットアームのウェハ移送時間が連続プロセス処理を律速するチャンバ構成により 装置生産性を最大化することが実際に行われている。また、DRAMやフラッシュメモリのウェハ 上に微細半田バンプや Cu 再配線を形成する場合、メモリ素子の電荷保持特性の劣化を防ぐため にプロセス温度の低温化が必要であり、Arイオンエッチング前処理またはスパッタ成膜中の放電 プラズマからウェハへの熱流入によるウェハ温度の上昇を抑制しなければならない。このため、

静電チャック付加熱プレートまたは冷却プレートを用いて放電プロセス中のウェハ温度を 100ºC 以下に維持する機構は不可欠である。

表2-1. UBMスパッタ成膜条件例

UBM Ti Ni Pd

Thickness (nm) 200 350 40

Power (kW) 5 7 1

Deposition Time (sec) 65 80 30

Background Vacuum (Pa) Ar Pressure (Pa)

5×10^-5 0.3

(a) (b)

(c) (d)

(a)めっき液攪拌シアープレートが縦方向に往復運動するTEL-NEXX社製めっき槽[2-5]

(b)めっき液攪拌パドルが横方向に往復運動する荏原製作所製めっき槽[2-6]

(c)電解めっき量産装置外観写真例[2-6]

(d)Cuめっき(5槽), Niめっき(2槽), Auめっき(2槽)を連結した積層めっき量産装置構成例

図2-5. 電解めっき槽構成と量産装置の外観写真例

次に、図 2-5(a)(b)に主要装置メーカーの電解めっき槽構成の概略図を示す。ウェハ外周部の UBM 層がめっき液に接触することによる不要な電解析出を防ぐために、ウェハ外周部とウェハ 裏面をシール被覆する専用ホルダにウェハを装着し、レジストパターン形成面のみがめっき液に 接触する。ウェハ外周に沿ってシール内側に配置された複数の金属接点がウェハ外周のUBM膜 に接触することによりウェハに電圧が印加される。めっき液の流れはウェハホルダの下面から上 面へ向かう方向であるため、図中に示すようにめっき液中の攪拌パドルまたはシアープレートの 往復運動によりウェハホルダにほぼ垂直なめっき液の流れの場を形成する。攪拌強度、攪拌周期 の適正化によりレジスト膜厚より薄いもしくは同等の厚さの金属イオン濃度境界層をウェハ表 面に均一に形成し、ウェハ面内で均一な電解めっき成膜を行うことができる。図2-5(c)(d)に、ウ ェハホルダ脱着機構、ホルダの搬送系、ホルダ及びウェハの水洗、乾燥機構、複数の電解めっき 槽を連結した電解めっき積層成膜を行う量産装置の外観写真と構成例を示す。

Sn 基半田合金の機械的な特性は熱処理の冷却速度による結晶粒径分布や金属間化合物の析出 状態の変化を敏感に反映するため[2-7]、熱処理条件設定の自由度が高い多段ホットプレート型の ウェハリフロ装置を開発した。本章の Sn 基希薄組成合金バンプ形成及び第３章の微細半田バン プ形成プロセスに用いたリフロ装置を図2-6に示す。リソグラフィ工程に用いられるレジスト塗 布、現像装置のウェハ搬送系を装備したフレーム内に、低速回転スキャン塗布（100μm膜厚を越 えるフラックス塗布に対応）、多段ホットプレート（プロクシミティ加熱、最後段に無加熱の冷 却プレ－トを配置）、フラックスのスピン洗浄の各装置ユニットが連結されている。リフロプロ セスの連続処理を行う場合のウェハの動きを図中に示す番号に従い説明する。(1) 移載機により 左側のカセットから先頭ウェハを引き出しノッチ位置検出によりウェハ向きを揃える。(2)フラッ クスを塗布したウェハを(3)搬送バッファーステージに移送した後、(4)熱処理装置内へ搬送し(5) 予め加熱温度が設定されたホットプレートを移動しながらウェハの熱処理を行なう。(6)フラック スの洗浄、乾燥後に、(7)搬送バッファーを経て(8)移載機によりウェハを元のカセットに戻す。2 枚目以降のウェハは、順次、先行するウェハのプロセスが終了次第、各装置ユニットへ連続搬送 されるため､一つの装置内で複数ウェハのリフロ処理を同時に行うことができる。

Wafer Transfer Robot1

Flux Coating

Spin Rinse /Dryer1

Spin Rinse /Dryer2

Wafer Transfer Robot2

Pre

Bake HP1 HP3 Transfer

Buffer Cooling

Plate HP2

Lord Port1

Lord

Port2 Transfer

Buffer

1 2

3

4

5

6 8

7

図2-6. ウェハリフロ装置チャンバ構成と多段ホットプレート外観写真

リフロ装置の重要な性能指標の一つとして、熱処理装置ユニット（図 2-6のHP1から Cooling

Plateまでの多段ホットプレートを含む）内の酸素濃度の変化を図2-7に示す。1枚目にSiダミー

ウェハ、2 枚目にフラックスを塗布したウェハを連続して熱処理装置に移送した。熱処理装置内

に240L/minのN₂ガスを導入し、排気弁を閉じた後30分間で酸素濃度は80ppmまで下がり、そ

の後排気弁を開けると装置内の酸素濃度は130ppmで安定化することが確認された。ウェハを加 熱ユニットの1段目のホットプレートへ移送するために装置のシャッターを開けると大気の流入 により酸素濃度は一旦350ppmまで上昇する。後段のホットプレートへ順次ウェハを移送する際、

各々の加熱ユニットのシャッター開閉により酸素濃度が上昇下降を繰り返しながら低下する挙 動が観測され、ウェハが熱処理ユニットから搬出されてから約3分後に酸素濃度は130ppmまで 回復する。また、図2-7から、ウェハ上のフラックス塗布の有無は酸素濃度の変動挙動に影響し ないことが分かる。

図2-7. リフロ熱処理ユニット装置内の酸素濃度の変動挙動

リフロ熱処理の代表例としてPb-5wt%Sn組成のC4半田バンプを形成するために、図2-6のホ ットプレート表面温度を105ºC(Pre-Bake)、205ºC(HP1)、305ºC(HP2)、390ºC(HP3)、無加熱(Cooling

Plate)に設定することによりピーク温度が 350ºC に達するリフロ熱処理条件を決めることができ

る。ホットプレート間搬送15sec, ホットプレート上ウェハ滞在30sec、プロクシミティギャップ

(ベークプレート表面とウェハ裏面の距離)を0.5mmに設定し、図2-8(a)に熱電対付き200mmウェ

ハを用いてウェハ面内 9 点の温度変化を測定した結果を重ねて示す。最高到達温度(面内平均 350.8ºC)におけるウェハ中心(353.5ºC)と最外周(347.4ºC)の温度差は6.1ºC、ウェハが 340ºC以上に 保持されている時間は中心部22sec、外周部14secであり、高融点Pb-Sn合金電解めっき膜をリフ ロ溶融し球状化するために十分である。