半導体デバイスの微細化の進展だけでは得られない機能を創出するために様々な半導体デバイ スの機能を自在に結合することによるデバイスモジュールの開発に付加価値が移行しつつある半 導体産業の現状において、第１章に述べた中間領域プロセス技術分野の開拓は新たな半導体デバ イスモジュールや三次元積層化デバイスの進展を支える重要な課題である。本研究では、半導体 デバイス集積化プロセスの諸課題に対して電解めっきによる金属積層膜の熱処理挙動を応用した プロセスを確立した。以下に本研究で得られた主な成果を述べる。
第２章「電解めっき積層膜の熱処理合金化によるSn基半田バンプ形成プロセス」では、Sn/Ag、
Sn/Cu 電解めっき積層膜の熱処理による合金化挙動を解明し、積層膜厚比と合金組成の対応関係
を明らかにすることにより、合金めっきでは困難な希薄合金組成を精密に安定して制御する Sn 基半田バン形成プロセスを確立した。具体的に以下の結論を得た。
(1)Sn/Ag積層膜の260ºCリフロ熱処理によるSn-Ag合金半田バンプ形成プロセスでは、Ag/Sn膜
厚比の0.04から 0.02以下への変化が、大きなAg3Sn相が析出する過共晶から微細分散析出する 亜共晶への合金組成の変化に対応する。
(2)Sn/Cu積層膜の260ºCリフロ熱処理により、ほとんどのCuは下地UBM層と半田バンプの界面
のCu6Sn5相の生成に消費され、Snとの合金形成に寄与するCuは少量である。このため、Cu/Sn 膜厚比を0.004から0.06に変化させてもSn-Cu半田バンプの合金組成は0.4wt%Cuから1.0wt%Cu の範囲に制御できる。
(3)UBM層と半田バンプの界面に生成する(Cu,Ni)6Sn5相はSnとNiの拡散抑制層として機能する ため、Sn-Cu合金半田バンプに熱負荷を加えてもUBM層のNi薄膜(600nm厚)は健全性を維持で きる。一方、Sn-Ag合金半田バンプでは、同じ熱負荷により同じ厚さのNi薄膜はUBM層と半田 バンプの界面のNi3Sn4相の成長に消費され､熱的に安定な界面が得られないことが分かった。
(4)65nm世代CMOSデバイスの全層Low-k多層配線構造のCPI 加速評価チップを用いて150μm
ピッチの半田バンプによるFC 接合を行い、パッケージ信頼性評価を行った結果、Sn-Cu 合金半 田バンプではLow-k膜に起因する不良は発生しなかった。一方、商用で広く採用されているSn-Ag
合金めっき半田バンプではFC接合から樹脂封止のパッケージ工程の途中にLow-k膜の不良が多 発し、希薄合金組成のSn-Cu半田バンプによるCPI低減の優位性が初めて実証された。
(5)希薄合金組成のSn-Cu半田によるFC接合部の高い信頼性は、温度サイクル負荷により母相の
β-Sn相の結晶粒が成長し、粒界三重点のエネルギー安定化構造へ結晶材料組織が変化することに 裏付けられている。
第３章｢微細Cu再配線と微細Sn-Cu合金半田バンプ接合によるLSIチップ積層集積化｣では、第２ 章で確立した希薄Cu組成のSn-Cu半田合金バンプ形成を40µmピッチ(20µmバンプ径)に微細化し、
大容量DRAMウェハ上に形成する最小配線ピッチ10µm(最小線幅5µm）の微細Cu再配線形成のプ ロセス確立と合わせて、大容量DRAMチップの上に高速ロジックチップを積層するLSIチップ積 層集積化のプロセスインテグレーションを構築した。具体的に以下の結論を得た。
(1)めっき給電層Cu表面をCu2Oに近い微酸化状態に維持することによりレジストの密着性が向上
し、10μmピッチの微細Cu再配線形成プロセスが安定化する。
(2)メモリセルの電荷保持特性の劣化を抑するために、従来の高温硬化が必要なポリイミド膜に替 わり、低温硬化が可能なフェノール系樹脂材料の塗布成膜によりCu再配線を絶縁被覆するプロセ スを確立した。
(3)DRAMと積層相手のロジックの双方のI/OパッドにUBM層のNi膜を介して20µm径の微細Sn-Cu 半田バンプを形成し、両チップの微少量の半田を溶融一体化する接合工程においても半田の表面 エネルギーを極小化することによる自己整合的な上下チップの位置合わせ補正効果が発現する。
(4)DRAMとロジックのチップ積層体を搭載したパッケージ信頼性評価を行い製品実用化に耐え 得ることを実証した。
(5)微細Sn-Cu半田接合部はβ-Sn相の少数結晶粒により構成されており、UBMのNiとSn-Cu合金半田
バンプの界面に生成する(Cu,Ni)6Sn5層が相互拡散抑制層として機能する。このため、150ºC恒温保 持や温度サイクルの信頼性加速試験後も微小体積のSn-Cu半田接合部はβ-Sn相を母相とする結晶 材料組織が安定に維持される。
第４章「Ag/Cu/TiN/Ti 積層膜によるAg 配線形成プロセス」では、今後の半導体デバイスの高
性能化及びデバイスモジュールの高機能化に向けて、 第３章で導入した電解めっきによる再配 線形成がLSI多層配線のグローバル配線相当まで微細化することを想定し、Cuより比抵抗の低い Agによる配線形成の実現性について検討した。具体的に以下の結論を得た。
(1)添加材を含まずにKAg(CN)2とKCNのみで構成するめっき液を用いてCu給電層上にパルス電
解めっきを行い、比抵抗2µΩ·cm以下のAg膜を得ることができる。
(2)Ag/Cu積層膜を熱処理した後もAgの凝集は発生せず平坦な表面が維持され、CuとAgが互い
にほとんど固溶しないためにAg膜の比抵抗は大きく上昇しない。
(3)Ag電解めっき初期に Cu給電層表面の酸化状態の不均一により Cuの溶出速度に差が生まれ、
Ag/Cu界面に空隙が残ることにより熱処理後のAg膜に局所的な膨れが発生する｡
(4)Ag/Pd積層膜では、熱処理後も膜剥がれ、膨れの異常発生が観察されないため、電気化学的に
貴な電位を持つめっき給電層はAg 電解めっき膜の密着性向上に優位性があるという指針を得た。
(5)Ag電解めっきにより配線幅1.5µmのダマシン配線を形成し、室温で2.0µΩ·cmの実効比抵抗を
有するAg配線形成を実証した。
第５章「Ag/Pd/Ti積層膜によるAg配線形成プロセス」では、第４章でAg膜との密着性の優位 性が示されたPd給電層と配線絶縁膜の密着層にTiを用いたAg/Pd/Ti積層膜の熱処理による合金 化挙動を明らかにし、Pd(50nm)給電層/Ti(100nm)密着層にAg電解めっきを行なう配線形成プロセ スを提案した。具体的に以下の結論を得た。
(1)Ag/Pd/Ti積層膜の400ºC熱処理によりPdがAg膜に固溶するためにAg膜の比抵抗は増大する｡
(2)熱処理温度の上昇に伴いAg-Pd合金形成よりPd-Ti金属間化合物相の形成が支配的となり、Pd
のAg膜への固溶が抑制されAg膜の比抵抗が減少に転ずることが判明した。
(3) 800ºC熱処理後にAg膜の比抵抗が熱処理前と同等の値まで低減する結果を初めて得た。
(4)Pdとの金属間化合物形成に寄与しなかったTiはAg膜の最表面の結晶粒界に沿ってTi酸化物
を形成するため、TiはAg膜の抵抗変動に関与しないことが判明した。
(5)熱力学的な考察によりAg/Pd/Ti積層膜の熱処理挙動に理論的な根拠を与えた。
(6)Ag/Pd/Ti 積層膜の熱処理挙動を今後の三次元集積化デバイスへ適用するためにプロセスイン
テグレーションの提案を行った。
本研究で確立した中間領域プロセスは実際の量産製品に実用化されており、巨額な微細化設備 投資の不要な中間領域技術が新たなデバイスモジュールの価値創出に貢献できることが実証さ れている。希薄組成Sn-Cu合金半田バンプを用いたFC接合は映像認識や標準画質動画の高解像 度変換を実行するリアルタイムメディア処理用65nm世代プロセッサのFCBGAパッケージ製品 から採用が始まり、40µmピッチの微細Sn-Cu半田接合と10µmピッチのCu再配線を用いた40nm 世代の画像処理プロセッサと512Mbit 容量DRAMのLSIチップ積層デバイスは低消費電力の要 求の強い携帯端末機器やAV機器向けに供給されている[6-1]。2015年前半には28nm世代プロセ ッサと2Gbit DRAMの積層デバイス製品がVDP(Video Display Processor)市場へ供給される。
40μm pitch
Si TSV
Sn-Cu半田接合
8 ﾁｯﾌﾟ積層
評価用ﾃｽﾄﾁｯﾌﾟ
Siチップ厚さ：40μm
図6-1. TSVによるSiチップ8段積層の外観写真(上)とTSV接合部のSEM断面観察像[6-2]
また、本研究成果の40µmピッチの微細Sn-Cu半田接合をTSV積層に適用することにより厚さ 40μmのSiデバイスチップを8段積層した実際例を図6-1に示す[6-2]。この構造を用いたTSV積 層による大容量メモリモジュールの開発が進展しており、2016年には本格的な量産化が開始され る見込みである。
TSV(Through Si Via: Si貫通電極)をメモリに適用すると、チップ同士の積層により容易にメモリ
容量の拡張が可能となると同時にチップ間のメモリセルを 1000 本以上の垂直配線による並列接 続することにより広帯域データ転送が可能となることから、高速化と低消費電力化を両立する
Wide I/Oメモリデバイスとして早くから開発が行われている。しかし、市場規模の拡大と製造コ
スト低減の見通しが明確にならず量産化が遅れているが、2014年後半から2GB、4GB DRAMの 製品サンプル出荷が始まった[6-3]。図6-2に示すように、DRAMとロジックのLSIチップ積層体 にTSV技術を導入することにより、デバイスモジュールの小型化、高速化、低消費電力化、多機 能化の進展を図ることができる。しかし、創出する機能の付加価値に見合う製造コストの実現が 大きな課題であり、図の右下に示すようにボンディングワイヤ、パッケージ基板を使わないモジ ュール構造を中間領域技術により実現することができれば、製造コスト低減とデバイスモジュー ル性能向上の両立が可能になる[6-4]。
特に、500mm×600mm程度の角型パネル上のプロセスにより多数個のパッケージモジュールを
一括形成する手法は従来のパッケージ工程に比べ大幅な生産性向上と大幅な製造コスト低減の 可能性が高い。角型パネルに対応したチップ間再配線の微細化、チップ間及びチップと基板の半 田バンプ接合の微細化は今後の中間領域プロセス開発の大きな課題の一つである。また、今後の 三次元集積化デバイスの進展のためには、中間領域プロセス技術を、Si半導体デバイスだけでな く、無線通信、センサ、MEMSなどの非デジタルデバイスを包含する共通基盤技術に進化させる ことが必要である。