E ff ec ti ve re si st iv it y ( μ Ω · cm )
図3-19. Cu再配線の実効的比抵抗の配線幅依存
表3-3. SCSデバイスパラメタ(25ºC) SCS design parameters
Effective RDL line resistivity at 5μm width* 2.77μΩ·cm Leakage current between RDL line with 5μm space** <1×10-11A
TV opening on Al pad 10μm
ILD-1 opening for RDL 16μm
ILD-1 via resistance of RDL on Al pad 60mΩ ILD-2 opening for SnCu bump to contact RDL 10μm
SnCu bump diameter 20μm
CoC bump joint resistance***
Upper Al pad/Bump/RDL/bottom Al pad 95mΩ/joint Upper Al pad/Bump/bottom RDL 35mΩ/joint
*図3-19に配線幅依存を示す.
**線幅/線間5μm /5μm、配線対向長771.28mmの櫛形パターンを用いた印加電圧50mVの測定値.
***12個の半田バンプを連結したdaisy chainの抵抗測定から1個のCoC接合部の抵抗値を求めた.
３－４．LSIチップ積層デバイスの信頼性評価
SCS構造のLSIチップ積層デバイスの信頼性を評価するために表3-4に示すような実デバイス のLSIチップ積層体をパッケージに搭載した評価試料を作製した。実際の半導体パッケージ製品 が実装工程に投入されるまでの保管時のパッケージ封止樹脂の吸湿や基板実装時の熱工程によ る応力負荷の影響を無視できないために、パッケージ信頼性試験の前に実装工程の負荷を想定し た前処理として、パッケージ試料を温度30ºC、湿度70%の環境に216時間放置した後にピーク温
度255ºCのリフロ熱処理を4回繰り返した。
パッケージ信頼性試験の項目、加速条件、試験結果を表3-5にまとめた。異なる3ロットの試 験結果は、いずれもデバイス動作の不良発生が無く、微細SnCu 半田バンプによる40μm ピッチ のCoC接合部やフェノール系樹脂膜によるCu再配線の絶縁被覆構造に起因する不良は認められ なかった。SCS構造は製品実用化に耐え得る信頼性が確保されていると判断できる。
さらに、表3-6に示すように、表 3-4の実デバイスよりチップサイズの大きなテストチップの 積層体をパッケージに搭載した評価試料を作製した。パッケージ試料を175ºCに恒温保持し、積 層体の下チップに形成された櫛形パターンの中を通る配線長389.22mm、配線幅/配線間5μm/5μm のスネーク配線に50mVを印加して配線抵抗値の変化を測定した結果を図3-20に示す。恒温保持 開始から336時間までの僅かな配線抵抗減少もしくは明瞭な抵抗変動の無い挙動は、熱処理によ り再配線Cuの結晶欠陥密度低減が抵抗を減少させる効果と再配線被覆層のNi原子及び再配線密 着層のTi原子がCu結晶粒界へ拡散することによりCu配線抵抗が増加する効果の競合状態に起 因することが考えられる。500時間以降の配線抵抗増加はこれらのNi原子、Ti原子によるCu結 晶粒成長の阻害が優位になったことが考えられるが、1000時間の恒温保持後の抵抗変動は+5%以 下に収まっており、本研究で導入したフェノール樹脂材料の250ºC硬化膜により絶縁被覆された 微細Cu再配線構造の高い熱的安定性が実証された。
同様に、表3-6に示すテストチップの積層体を搭載したパッケージ試料を150ºCに恒温保持し、
下チップのCu再配線と上チップの最上層Al配線を介して898個のSnCu半田バンプを連結した
daisy chainの抵抗値を測定した結果を図3-21に示す｡恒温保持開始から168時間後に抵抗変動の
極小を経て 1000 時間後の抵抗変動が±5%の範囲内にあることが確認され、本研究で開発した 40μmピッチの微小体積SnCu半田接合部は高い熱的安定性を示すことが明らかとなった。
表3-4. SCS構造によるLSIチップ積層体と搭載パッケージの製品仕様例
Graphic engine for HDTV Top Logic Chip Bottom Memory Chip
Process
65nm CMOS 6 levels of Cu&Low-k (LC: 1, IM:3, SG: 1, GL: 1)
1 TV metal of AlCu
90nm DRAM 128bit×4ch
512Mbit 166MHz
Chip size 7.5mm×8.1mm 9.805mm×9.455mm
Chip thickness 203μm 305μm
RDL
NA
Ni/Cu
RDL pitch min 10μm (L/S=5μm/5µm)
Polymer dielectrics for RDL Phenol-based(WPR)
Micro bump SnCu on UBM Ni
CoC bump pitch 40μm
Number of bumps 2510
Package P-BGA 564pin, 31mm×31mm, 1.0mm ball pitch
表3-5. SCS構造のパッケージ信頼性評価結果
Pretreatment: 30ºC/ 70% × 216hrs + IR reflow with a peak temp of 255ºC×4cycles
表3-6. チップ積層体TEGサンプルと搭載パッケージ仕様
SCS Test Vehicle Top Chip Bottom Chip
Process 1 AlCu wiring layer based on 90nm CMOS design
Chip size 10.066mm×9.611mm 11mm×11mm
Chip thickness 150μm
RDL NA Ni/Cu
RDL pitch min 10μm (L/S=5μm/5µm)
Polymer dielectrics for RDL Phenol-based(WPR)
Micro bump SnCu on UBM Ni
CoC bump pitch 40μm
Number of bumps 6066
Package PFBGA 321pin, 15mm×15mm, 0.65mm ball pitch
0.95 1 1.05
1.1 1.15