本構成において検討する PLC は、半導体レーザ実装のためのプラットフォームとしても機能す る必要がある。半導体レーザからの出射ビームと直接光結合するように導波路コアの高さ位置が 設計されて、半導体レーザを固定しかつ駆動させるための電気配線を集積した PLC であり、PLC プラットフォームと呼ばれる。ハイブリッド実装に使用される半導体レーザは、エピタキシャル成長 されるウェハ表面側に形成された電極を、PLC 側に形成された電極に半田を介して電気的に接 続して固定される。こうしたベアチップ実装形態は、フェースダウンのフリップチップ実装と呼ばれ ている。2 章,3 章で使用した半導体レーザのように、ウェハ裏面側で半田接続固定をしない理由 は、半導体レーザを切り分ける際の劈開精度を上げるため、基板裏面を研磨してチップの厚みを 薄くする工程があり、通常その研磨精度が数m オーダーあるためである。この数m オーダーの 誤差は、活性層までの高さ精度を期待することができない程大きいため、PLC プラットフォーム側 の導波路コアとの直接光結合を不可能にするためである。しかし、エピタキシャル成長面側は、サ ブmオーダーで膜厚制御されるので、高さ方向の実装精度を、半導体レーザのフリップチップ実 装で可能にするだけの精度を確保することができる。
また、このPLCプラットフォームによる半導体レーザの集積では、3章の集積形態に比べて次の 点が有効に作用することが期待できる。すなわち、3 章の集積形態では、図 3-11 に示したように AWG の端面に直接 EADFB レーザが実装されたキャリアを端面接続していたため、光学的な結 合と伝熱的な固定の両立が困難であった。しかし、PLCプラットフォーム上での半導体レーザの集 積では、同一の基板上において両者が半田固定されるため、光学的な結合と伝熱的な固定の両 立が可能となる。
通常のパッシブ光回路部品としての石英系PLCの作製は、3章3.6節の図3-15で述べたよう に、コア層に対しては形状パターンニングのプロセスを要するが、そのコア層を埋め込む下部クラ
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ッド層ならびに上部クラッド層については、光導波路として機能する程度に光の閉じ込めに十分な クラッド層の厚さを堆積するだけでよい。すなわち、クラッド層の堆積厚さをそれほど厳密に管理す る必要はない。しかし、PLC プラットフォームでは、フリップチップ実装する半導体レーザの活性層 と高さを一致させることが必要であるため、導波路コアを積層する高さを制御する必要がある。コア 層の厚さは、光を閉じ込めて導波路の単一モード条件を満足する厚さ分は最低限堆積する必要 があるため、コア層の堆積厚さで高さ方向の調整を行うことはできない。そこでコア層下に堆積さ れる下部クラッド層の堆積厚さを制御することで、導波路コアを配置する高さを調整することになる。
4.2.1 PLC プラットフォームの構造と作製方法
図4-2に、これまでに報告されている、2種類のPLCプラットフォームの構成概略図を示す。図 4-2(a)は、シリコン基板にテラス構造を形成した形態であり、厚い下部クラッド層が必要な際に用い られる[4.7]。この形態は、導波路コアへの閉じ込めが弱い低比屈折率差を有するPLCプラットフ ォームで使用される。図4-3(a)に、この作製手順について述べる。まず準備したシリコン基板(工程
①)に、異方性ウェットエッチングによりテラス構造を形成し(工程②)、その後、基板全面に下部クラ ッド層堆積を行う(工程③)。テラス部分に堆積された下部クラッド層は不要であるため、一旦基板 全体をテラス表面まで研磨して、テラス表面を表出させる(工程④)。次に、フリップチップ実装する
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半導体レーザの活性層高さと一致するように、あらためて下部クラッド層の嵩上げ堆積をSiO2スパ ッタで行う(工程⑤)。さらに、コア層を堆積し(工程⑥)、導波路コア形状にパターンニング(工程⑦)、 そして上部クラッド層の堆積を行う(工程⑧)。ここまでで、PLC 導波路部の形成が完了する。次に、
半導体レーザが実装される領域のクラッド部分をRIEにより除去する(工程⑨)。この時、シリコンテ ラス上面は、石英ガラスであるクラッドとのエッチング速度の違いから、エッチングストップ層として 機能するため、このテラス表面が、以降の高さ方向基準面となる。こうして再び表出したシリコンテ ラス上面をパッシベーション膜で覆い、その領域に電子ビーム蒸着とリフトオフ法により電気配線 および半導体素子固定用の薄膜半田パターンを形成して、PLC プラットフォームが完成する(工 程⑩)。このように、図 3-15 で述べた単にパッシブ光部品としての PLC を作製する工程は同じで はあるが、工程②, ④, ⑤が途中に入ることで、その分PLCプラットフォームの製造工程が複雑に なっている。特に工程④の研磨工程は、シリコン基板とその上に堆積した石英ガラスとによって、こ れら熱膨張係数の差異に起因して発生する基板全体の反りを考慮した精密研磨加工が必要とな るため、製造コスト面の課題として挙げられている。
そこで、図4-2(b)に示す、テラス構造を有しない形態の PLC プラットフォームが開発されている
[4.8]。この形態は、光導波路コアへの閉じ込めが強い高比屈折率差を有する PLC プラットフォ
ームで使用される。この PLC プラットフォームの作製方法を、図 4-3(b)に示すように、図 4-3(a)に おける工程②, ④, ⑤が不要である。すなわち、図3-15で示した光回路を形成するまでは通常の PLC作製プロセスでよく、その後、単に光半導レーザがフリップチップ実装される領域のクラッド部 分を、RIEで除去するだけである(工程⑨)。この時は、シリコン基板そのものが、エッチングストップ 層として機能するため、シリコン表面が表出した領域を、パッシベーション膜で覆い、その領域に 電子ビーム蒸着とリフトオフ法により電気配線および半導体素子固定用の薄膜半田パターンを形 成して、PLCプラットフォームが完成する(工程⑩)。
ただし、この構造を採用するにあたり注意すべき点として、PLC 導波路の伝搬損失増加を招か ない程度の厚さの下部クラッド層を堆積する必要がある。比屈折率差が高い PLC 導波路ほど、
導波路コアへのフィールド閉じ込めが強いため、下部クラッド層の堆積厚さを薄くすることが可能 である。例えば、PLC導波路の伝搬損失を0.1 dB/cm以下にしようとすると、下部クラッド層の堆積 厚さには、1.3m 帯では、0.75 %-の場合は9.5 m以上が必要であるが、1.5 %-にすると7.5
m 以上の堆積厚さでよく、下部クラッド層堆積および RIE エッチングプロセス工程の短縮を図る ことができる[4.5]。さらに、比屈折率差の高い PLC を採用することによる特徴として、光モジュー ル小型化の観点から PLC のチップサイズを一層小型にできるといった点、PLC 導波路のスポット サイズを半導体レーザのそれに近付けられるため、PLC 導波路と半導体レーザとの直接光結合 における光結合効率を改善できるといった点で、有利に作用する。以上から、本章では、図4-2(b) に示すPLCプラットフォームを用いた多波長送信器の検討を行うこととした。
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4.2.2 PLC プラットフォームの設計と作製
図4-4(a)に、設計した PLC プラットフォームのレイアウトを示す。4 つのDFB レーザを1.5 mm
間隔でフリップチップ実装し、各々が PLC 導波路と直接光結合するように設計してある。PLC 導 波路は、単なる 4本の光導波路である。半導体レーザからの出射ビームと PLC 導波路端面間の 反射の影響を低減するため、入力導波路はビーム入射方向に対し、スネルの法則を満足する方 向に斜めに傾けてレイアウトしている[4.9]。このため、入力導波路端面と半導体レーザのビーム出 射端面間には、数m程の間隙が存在する。出射端側の導波路は、250 m間隔に寄せている。
このPLCプラットフォームのサイズは、幅8 mm, 長さ10 mmである。図4-4(b)に、PLCプラット フォームの概略断面構成を示す。ここで、採用した PLC 導波路には、比屈折率差が 1.5 %のも のを採用した。図4-3(b)で説明したプロセスで作製し、そのコア断面形状は、幅 4.5 m、高さ 4.5
mであり、下部クラッド層の堆積厚さは、9 mとした。一方、フリップチップ実装される半導体レー ザは、その電極表面から活性層中心までが 7 m ある分布帰還型(DFB)レーザを使用した。よっ て、PLC 導波路コアと半導体レーザの活性層の高さを一致させるために、SiO2スパッタによりパッ シベーション層の厚さを1 m、薄膜半田電極の厚さを3 mとした。尚、使用したDFBレーザに ついては、4.5 節で詳述する。薄膜半田電極は、半田リフロー後の組成が共晶となるように、Au と Sn とをイオンビーム蒸着で、設計厚さ 3 m になるようにあらかじめ相互積層した。半田電極から 引き出される電気配線は、インピーダンス 50 のコプレーナ構造で形成し、その途中に Cr 薄膜 で形成した終端抵抗を集積している。図4-4(c)に、作製したPLCプラットフォームにおけるDFBレ ーザの実装領域の拡大写真を示す。