組成を変えた2層試料作製

 作製された2つの試料からn型半導体部およびp型半導体部をそれぞれ切り出 し、粉砕して粉末状にしたものにリガク製smartLabを用いてPXRDによる結晶構 造解析を行った。さらに Crystal Maker Software社製 Crystal Diffract 5.1.8を用 いて、クラスレート構造の理論的ピーク位置を算出し、測定結果と比較を行っ た。

図 4.4 組成差が小さい試料の断面図

図 4.5 組成差が大きい試料の断面図

 さらにそれぞれの試料の界面付近において、島津製作所製EPMA-1720を用いて WDXによる組成分析を行った。加速電圧は15 kV、フィラメント電流は10 nAに 設定し測定を行った。

 また半導体特性を特定するためにn型半導体部およびp型半導体部を切り出した 試料に対し図 2.5で示されるように温度差を与え、そのゼーベック係数の温度依 存性を測定した。測定は試料の両端の温度差を20 ℃差に保ちつつ加熱し行い、上 下端の起電力よりゼーベック係数を算出した。その際の温度は両端の温度の平均 とした。

 そして、作製された試料の等温下における起電力を比較するため、n型半導体部 からp型半導体部にかけて試料をそれぞれ切り出し、図 3.3に示す模式図のように 試料両端が等温となるように加熱を行い起電力測定を行った。加えて起電力の体 積依存性を確認するため試料を9 mm、8 mm、7 mm、5 mmと切断しそれぞれ の長さで起電力の測定を行った。

4.2.3 3層試料化による比抵抗値減少の試み

 前述したように温度差を必要としない熱―電力変換効果素子の性能向上の方針 として起電力の向上と比抵抗値の減少を挙げている。そこで本実験の後半では比 抵抗値の改善について試みた。図 4.6は3章で作製された試料の200 ℃から500 ℃ にかけて100 ℃ごとに測定されたI-V測定結果である。また図 4.7にこの電流―電 圧特性と試料寸法より算出された比抵抗値を示す。この結果から試料の比抵抗値 は温度の上昇とともに上昇することが確認された。これはn型およびp型半導体部 がそれぞれキャリアが十分に多いため温度の上昇とともに格子散乱の影響が大き くなり、抵抗値が上昇しているものと考えられる。しかし起電力の温度依存性を 考慮すると起電力は高い温度であるほど高い値を示しており、かつ内燃機関の廃 熱回収を想定した場合より高い温度での性能が重要であると考えられる。そこで 本実験では温度の上昇に対し比抵抗値を減少させることを目的とした。

 比抵抗値に作用するパラメータとしてはキャリア濃度と易動度が挙げられるが

1,2、本実験ではキャリア濃度に注目した。従来効果のゼーベック効果素子ではゼ ーベック係数がキャリア濃度に反比例し、さらにキャリア濃度が増加すると電気

のため比抵抗値も上昇せざるをえず、キャリア濃度は最適値が性能向上の限界と されていた。しかし温度差を必要としない熱―電力変換効果において、仮説通り であればキャリア濃度は発生する起電力量に作用するとは考えにくい。そこで本 実験ではキャリア濃度を意図的に上昇させることで比抵抗値の減少を試みた。

 その方法として、3章で行ったSPS法による多層試料作製を利用した、3層目を 加えた試料の作製を考案した。この3層試料ではn型半導体部とp型半導体部の間 に新たに真性半導体部加える。Ba8AuxSi46-xクラスレートは前述したようにAu組 成が真性半導体に近いほどバンドギャップが減少するが^5,6、その大きさはゼーベ ック係数の温度依存性からみると室温で既に真性領域に達しているものも存在す る。そこでこの特性を利用し、室温から真性領域に達する組成のBa8AuxSi46-xクラ スレートをn型半導体とp型半導体の間に使用することで、加熱によって励起する 電子量を増加させ、キャリアを増やすことによって比抵抗値を低下させることが できるのではないか考えた。

 そこで本実験の後半では真性半導体に近いBa8AuxSi46-xクラスレートを加えた3 層試料を作製し、この仮説について検証を行った。

図 4.6 3章試料のI-V測定結果の温度変化

4.2.4 3層試料作製

 前述したように本実験の後半ではn型半導体部とp型半導体部の間に真性半導体 組成をもつ層を導入し、試料の抵抗値の変化について調査する。これまでの研究 成果⁵よりn型半導体部の組成をBa8Au4.5Si41.5に、p型半導体部の組成を

Ba8Au5.5Si40.5とし、また中心となる真性半導体部はBa8Au5.05Si40.95とした。

 試料粉末は高純度のBa(99%)、Au(99.9%)、Si(99.999%)を上記した任意の組成 にそれぞれ秤量し、アーク溶融法を用いて合金化した後、粒度が約6 μmになる まで粉砕した。そしてp型半導体部、真性半導体部、n型半導体部の順に充填し焼 結を行った。SPS法の焼結条件は4 Paの真空雰囲気において行われ、50 MPaの機 械的圧力が加えられた状態で行った。さらに昇温は下記の図 4.8に示す条件で行 い800 ℃において5分間保持した後急冷した。また図 4.9に作製された試料の断面 図を示す。断面はこれまでSPS法によって作製された試料と同様に各部位がはっき

図 4.7 各温度における比抵抗値

 作製された試料からn型半導体部、真性半導体部およびp型半導体部をそれぞれ 切り出し、粉砕して粉末状にしたものにリガク製smartLabを用いてPXRDによる 結晶構造解析を行った。さらに Crystal Maker Software社製 Crystal Diffract  6.5.4を用いて、クラスレート構造の理論的ピーク位置を算出し、測定結果と比較 を行った。

図 4.9 3層試料断面図 図 4.8 作製における温度図

 さらにn型半導体部から真性半導体部、p型半導体部にかけて島津製作所製 EPMA-1720を用いてWDXによる組成分析を行った。加速電圧は15 kV、フィラ メント電流は10 nAに設定し測定を行った。

 また半導体特性を特定するためにn型半導体部およびp型半導体部を切り出した 試料に対し図 2.5で示されるように温度差を与え、そのゼーベック係数の温度依 存性を測定した。測定は試料の両端の温度差を20 ℃差に保ちつつ加熱し行い、上 下端の起電力よりゼーベック係数を算出した。その際の温度は両端の温度の平均 とした。

 そして作製された試料の等温下における起電力を測定するため、n型半導体部か らp型半導体部にかけて試料を切り出し、図 3.3に示す模式図のように試料両端が 等温となるように加熱を行い起電力測定を行った。また、200 ℃から500 ℃まで 100 ℃ごとに試料が均一温度となるように保持し、I-V測定を行い比抵抗を算出し た。