SSTL18 、 SSTL15 、 SSTL135 、 SSTL12

In document 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (Page 73-80)

図1-57 に、SSTL18、SSTL15、SSTL135、SSTL12 で単方向終端テ ク ニ ッ ク を使用 し た回路の例 を示 し ま す。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧 レ ベル (1.8V、1.5V、 1.35V、1.2V) で な け れ ば な ら ず、 異 な る 電 圧 間 の 互 換 性 は あ り ま せ ん。図1-57 に お い て、

SSTL18_II_DCI のみ出力ピ ンに内部分割終端抵抗が接続 さ れてい ます。

表 1-35 : 使用可能な I/O バン ク の タ イ プ

HR HP

N/A 可

表 1-36 : 使用可能な I/O バン ク の タ イ プ

HR HP

N/A 可

X-Ref Target - Figure 1-57

図 1-57 : SSTL18SSTL15SSTL135SSTL12 単方向終端 Z0

IOB IOB

SSTL18_(I/II) SSTL15(_R) SSTL135(_R) SSTL12 SSTL18_(I/II)

SSTL15(_R) SSTL135(_R) SSTL12

ug471_c1_47_021214

VTT =

0.9V for SSTL18_(I/II) 0.75V for SSTL15(_R) 0.675V for SSTL135(_R) 0.6V for SSTL12

RP = Z0 = 50Ω

Z0

IOB IOB

SSTL18_(I/II)_DCI SSTL15_DCI SSTL135_DCI SSTL12_DCI

SSTL18_(I/II)_DCI SSTL15_DCI SSTL135_DCI SSTL12_DCI VCCO =

1.8V for SSTL18_(I/II)_DCI 1.5V for SSTL15_DCI 1.35V for SSTL135_DCI 1.2V for SSTL12_DCI VCCO =

1.8V for SSTL18_II_DCI

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω VREF =

0.9V for SSTL18_(I/II) 0.75V for SSTL15(_R) 0.675V for SSTL135(_R) 0.6V for SSTL12

VREF =

0.9V for SSTL18_(I/II)_DCI 0.75V for SSTL15_DCI 0.675V for SSTL135_DCI 0.6V for SSTL12_DCI

+

+

External Termination

DCI

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω VTT =

0.9V for SSTL18_II RP = Z0 = 50Ω

サポー ト さ れる I/O 規格および終端

図1-58 に、SSTL18SSTL15SSTL135SSTL12 で双方向終端テ ク ニ ッ ク を使用 し た回路の例 を示 し ま す。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧 レ ベル (1.8V、1.5V、 1.35V1.2V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。SSTL18 ク ラ ス I は双方向 信号には使用で き ません。 ま た、SSTL18_II_DCI は、 双方向信号に使用可能な唯一の DCI 規格で す。SSTL18_ISSTL15SSTL135SSTL12 DCI バージ ョ ンは単方向信号のみに適用可能で す。DCI 終端の SSTL15、SSTL135、SSTL12 の双方向信号には T_DCI 規格を使用 し て く だ さ い。

SSTL18_II_DCI の内部分割終端抵抗は ド ラ イ バーが ト ラ イ ス テー ト 状態にあ る か ど う かにかかわ ら ず、 常に接続 さ れてい ます。

X-Ref Target - Figure 1-58

図 1-58 : SSTL18SSTL15SSTL135SSTL12 双方向終端 Z0

IOB SSTL18_II

SSTL15(_R) SSTL135(_R) SSTL12 SSTL18_II

SSTL15(_R) SSTL135(_R) SSTL12

ug471_c1_48_021214

VTT =

0.9V for SSTL18_II 0.75V for SSTL15(_R) 0.675V for SSTL135(_R) 0.6V for SSTL12 VTT =

0.9V for SSTL18_II 0.75V for SSTL15(_R) 0.675V for SSTL135(_R) 0.6V for SSTL12

RP = Z0 = 50Ω RP = Z0 = 50Ω

Z0

IOB IOB

SSTL18_II_DCI

SSTL18_II_DCI VCCO = 1.8V

RVRN = 2Z0

= 100Ω

RVRP = 2Z0

= 100Ω

VREF =

0.9V for SSTL18_II 0.75V for SSTL15(_R) 0.675V for SSTL135(_R) 0.6V for SSTL12 VREF =

0.9V for SSTL18_II 0.75V for SSTL15(_R) 0.675V for SSTL135(_R) 0.6V for SSTL12

+

VREF = 0.9V +

External Termination

DCI

VCCO = 1.8V RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω IOB

VREF = 0.9V

差動 SSTL18 SSTL15 SSTL135 SSTL12

図1-59 に、 差動 SSTL18SSTL15SSTL135SSTL12 で単方向終端テ ク ニ ッ ク を使用 し た回路 の例を示 し ます。個々の回路では、すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.8V、1.5V、 1.35V、1.2V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。

X-Ref Target - Figure 1-59

図 1-59 : 差動 SSTL18SSTL15SSTL135SSTL12 単方向終端

UG471_c1_49_042913

+

External Termination

Z0 IOB

IOB

DIFF_SSTL18_(I/II) DIFF_SSTL15(_R) DIFF_SSTL135(_R) DIFF_SSTL12 DIFF_SSTL18_(I/II)

DIFF_SSTL15(_R) DIFF_SSTL135(_R) DIFF_SSTL12

DIFF_SSTL18_(I/II) DIFF_SSTL15(_R) DIFF_SSTL135(_R) DIFF_SSTL12

Z0 50Ω

50Ω

VTT =

0.9V for DIFF_SSTL18_(I/II) 0.75V for DIFF_SSTL15(_R) 0.675V for DIFF_SSTL135(_R) 0.6V for DIFF_SSTL12

VTT =

0.9V for DIFF_SSTL18_(I/II) 0.75V for DIFF_SSTL15(_R) 0.675V for DIFF_SSTL135(_R) 0.6V for DIFF_SSTL12 VTT =

0.9V for DIFF_SSTL18_II

VTT =

0.9V for DIFF_SSTL18_II

50Ω

50Ω

サポー ト さ れる I/O 規格および終端

図1-60 に、 差動 SSTL18SSTL15SSTL135SSTL12 DCI 単方向終端テ ク ニ ッ ク を使用 し た 回路の例 を 示 し ま す。 個々の回路では、 すべ て の ド ラ イ バー と レ シ ーバーが同 じ 電圧 レ ベル (1.8V1.5V1.35V1.2V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。図1-60 おいて、SSTL18_II_DCI のみ出力ピ ンに内部分割終端抵抗が接続 さ れてい ます。

X-Ref Target - Figure 1-60

図 1-60 : 差動 SSTL18SSTL15SSTL135SSTL12 DCI 単方向終端

ug471_c1_50_021214

IOB

DIFF_SSTL18_(I/II)_DCI DIFF_SSTL15_DCI DIFF_SSTL135_DCI DIFF_SSTL12_DCI DIFF_SSTL18_(I/II)_DCI

DIFF_SSTL15_DCI DIFF_SSTL135_DCI DIFF_SSTL12_DCI

DIFF_SSTL18_(I/II)_DCI DIFF_SSTL15_DCI DIFF_SSTL135_DCI DIFF_SSTL12_DCI

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

DCI

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω IOB

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

Z0

Z0

VCCO =

1.8V for DIFF_SSTL18_(I/II)_DCI 1.5V for DIFF_SSTL15_DCI 1.35V for DIFF_SSTL135_DCI 1.2V for DIFF_SSTL12_DCI VCCO =

1.8V for DIFF_SSTL18_II_DCI

VCCO =

1.8V for DIFF_SSTL18_(I/II)_DCI 1.5V for DIFF_SSTL15_DCI 1.35V for DIFF_SSTL135_DCI 1.2V for DIFF_SSTL12_DCI VCCO =

1.8V for DIFF_SSTL18_II_DCI

図1-61 に、 差動 SSTL18SSTL15SSTL135SSTL12 で双方向終端テ ク ニ ッ ク を使用 し た回路 の例を示 し ます。個々の回路では、すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.8V、1.5V、 1.35V1.2V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。 差動 SSTL18 ク ラ ス I 双方向信号には使用で き ません。

X-Ref Target - Figure 1-61

図 1-61 : 差動 SSTL18SSTL15SSTL135SSTL12 双方向終端 Z0

IOB IOB DIFF_SSTL18_II

DIFF_SSTL15(_R) DIFF_SSTL135(_R) DIFF_SSTL12 DIFF_SSTL18_II

DIFF_SSTL15(_R) DIFF_SSTL135(_R) DIFF_SSTL12

DIFF_SSTL18_II DIFF_SSTL15(_R) DIFF_SSTL135(_R) DIFF_SSTL12

DIFF_SSTL18_II DIFF_SSTL15(_R) DIFF_SSTL135(_R) DIFF_SSTL12 DIFF_SSTL18_II

DIFF_SSTL15(_R) DIFF_SSTL135(_R) DIFF_SSTL12

DIFF_SSTL18_II DIFF_SSTL15(_R) DIFF_SSTL135(_R) DIFF_SSTL12

+

External Termination

50Ω

VTT =

0.9V for DIFF_SSTL18_II 0.75V for DIFF_SSTL15(_R) 0.675V for DIFF_SSTL135(_R) 0.6V for DIFF_SSTL12 VTT =

0.9V for DIFF_SSTL18_II 0.75V for DIFF_SSTL15(_R) 0.675V for DIFF_SSTL135(_R) 0.6V for DIFF_SSTL12

VTT =

0.9V for DIFF_SSTL18_II 0.75V for DIFF_SSTL15(_R) 0.675V for DIFF_SSTL135(_R) 0.6V for DIFF_SSTL12 VTT =

0.9V for DIFF_SSTL18_II 0.75V for DIFF_SSTL15(_R) 0.675V for DIFF_SSTL135(_R) 0.6V for DIFF_SSTL12

50Ω

ug471_c1_51_011811

Z0

+ 50Ω

50Ω

サポー ト さ れる I/O 規格および終端

図1-62 に、 差 動 SSTL18 で 双 方 向 DCI 終 端 テ ク ニ ッ ク を 使 用 し た 回 路 の 例 を 示 し ま す。

DIFF_SSTL18_II_DCI は、 双 方 向 信 号 に 使 用 可 能 な 唯 一 の DCI 規 格 で す。DIFF_SSTL18_I、 DIFF_SSTL15DIFF_SSTL135DIFF_SSTL12 DCI バージ ョ ンは単方向信号にのみ適用で き ま す。DCI 終端の DIFF_SSTL15、DIFF_SSTL135、DIFF_SSTL12 の双方向信号には T_DCI 規 格を使用 し て く だ さ い。

X-Ref Target - Figure 1-62

図 1-62 : 差動 SSTL18 ク ラ ス II DCI 双方向終端 Z0

IOB IOB

DIFF_SSTL18_II_DCI DIFF_SSTL18_II_DCI

VCCO = 1.8V

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

DCI

VCCO = 1.8V RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

DIFF_SSTL18_II_DCI

ug471_c1_52_021214

Z0 DIFF_SSTL18_II_DCI

DIFF_SSTL18_II_DCI VCCO = 1.8V DIFF_SSTL18_II_DCI

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+ VCCO = 1.8V

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

SSTL18 SSTL15 SSTL135 SSTL12 (T_DCI) 終端

図1-63 に、SSTL18SSTL15SSTL135SSTL12 (T_DCI) でオンチ ッ プ分割テブナン終端テ ク ニ ッ ク を使用 し た回路の例を示 し ま す。 こ の双方向 I/O 規格では、 ト ラ イ ス テー ト 状態にな る と 、 内部分割終端が ド ラ イ バー側ではな く レ シーバー側で有効にな り ます。

HSUL_12 ( 高速非終端ロ ジ ッ ク )

HSUL_12 は LPDDR2 メ モ リ バ ス向けの規格で、JEDEC 規格の JESD8-22 で規定 さ れてい ます。

7 シ リ ーズ FPGA では、 シ ン グルエン ド 信号お よ び差動出力の両方で こ の規格をサポー ト し てい ま す。SSTL と 同様、 こ の規格には、 差動増幅入力バ ッ フ ァ ーお よ びプ ッ シ ュ プル出力バ ッ フ ァ ーが 必要です。

In document 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (Page 73-80)