HSTL ( 高速 ト ラ ン シーバー ロ ジ ッ ク )
高速 ト ラ ン シーバーロ ジ ッ ク (HSTL) 規格は、JEDEC が規定す る 汎用高速バス規格 (JESD8-6) で す。HSTL 規格には 4 つのバージ ョ ン (ク ラ ス) があ り ます。高速 メ モ リ イ ン タ ーフ ェ イ ス の ク ロ ッ キ ン グ をサポー ト す る ために、こ の規格では差動バージ ョ ン も 提供 さ れてい ます。7 シ リ ーズ FPGA I/O では、差動バージ ョ ン を含め、HSTL (HP バン ク) の 1.2V バージ ョ ンについては ク ラ ス I、1.5V お よ び 1.8V バージ ョ ンに対 し ては ク ラ ス I と II をサポー ト し てい ます。 差動バージ ョ ンには、 差 動増幅入力バ ッ フ ァ ーお よ びプ ッ シ ュ プル出力バ ッ フ ァ ーが必要です。HP I/O バン ク は DCI バー ジ ョ ンに も 対応 し てい ます。
HSTL_ I 、 HSTL_ I_18
HSTL_I お よ び HSTL_ I_18 は並列終端電圧 (VTT) と し て VCCO/2 を使用 し 、 単方向の リ ン ク で使 用 さ れます。
サポー ト さ れる I/O 規格および終端
HSTL_ II_DCI および HSTL_ II_DCI_18
HSTL_II_DCI お よ び HSTL_II_DCI_18 では、VCCOか ら 電源供給 さ れ る オンチ ッ プ分割テブナン 終端を使用 し 、VCCO/2 の等価並列終端電圧を生成 し ます。 こ れ ら は双方向の リ ン ク で使用 さ れ ま す。
HSTL_ II_T_DCI および HSTL_ II_T_DCI_18
HSTL_ II_T_DCI お よ び HSTL_ II_T_DCI_18 では、 ド ラ イ バーが ト ラ イ ス テー ト の場合に VCCO か ら 電源供給 さ れ る オンチ ッ プ分割テブナン終端を使用 し 、 レ シーバーに VCCO/2 の等価終端電圧 を生成 し ます。 ド ラ イ バーが ト ラ イ ス テー ト でない場合、 こ れ ら の 2 つの規格には終端はあ り ませ ん。
DIFF_HSTL_I および DIFF_HSTL_I_18
差動 HSTL ク ラ ス I は、相補シ ン グルエン ド HSTL_I タ イ プの ド ラ イ バー と 差動レ シーバーをペア で使用 し 、 単方向の リ ン ク で使用 さ れます。
DIFF_HSTL_I_DCI および DIFF_HSTL_I_DCI_18
差動 HSTL ク ラ ス I は、 オンチ ッ プ分割テブナン終端を含む、 相補シ ン グルエン ド HSTL_I タ イ プ の ド ラ イ バー と 差動レ シーバーをペアで使用 し 、 単方向の リ ン ク で使用 さ れます。
DIFF_HSTL_ II および DIFF_HSTL_II_18
差動 HSTL ク ラ ス II は、 相補シ ン グルエン ド HSTL_II タ イ プの ド ラ イ バー と 差動レ シーバーをペ アで使用 し ます。 差動 HSTL ク ラ ス II は、 双方向信号で使用 さ れます。 ま た、 差動 HSTL は、 メ モ リ イ ン タ ーフ ェ イ スデザ イ ンで差動 ク ロ ッ ク お よ び DQS 信号に も 使用で き ます。
表 1-23 : 使用可能な I/O バン ク の タ イ プ
HR HP
N/A 可
表 1-24 : 使用可能な I/O バン ク の タ イ プ
HR HP
N/A 可
表 1-25 : 使用可能な I/O バン ク の タ イ プ
HR HP
可 可
表 1-26 : 使用可能な I/O バン ク の タ イ プ
HR HP
N/A 可
表 1-27 : 使用可能な I/O バン ク の タ イ プ
HR HP
可 可
DIFF_HSTL_II_DCI および DIFF_HSTL_II_DCI_18
差動 HSTL ク ラ ス II は、 オンチ ッ プ分割テブナン終端を含む、 相補シ ン グルエン ド HSTL_II タ イ プの ド ラ イ バー と 差動レ シーバーをペアで使用 し ます。 差動 HSTL ク ラ ス II は、 双方向信号で使 用 さ れます。 ま た、 差動 HSTL は、 メ モ リ イ ン タ ーフ ェ イ ス デザ イ ンで差動 ク ロ ッ ク お よ び DQS 信号に も 使用で き ます。
DIFF_HSTL_II_T_DCI および DIFF_HSTL_II_T_DCI_18
こ れ ら の規格は、DIFF_HSTL_II_DCI お よ び DIFF_HSTL_II_DCI_18 規格 と ほぼ同一ですが、 ト ラ イ ス テー ト でない場合、 こ れ ら の 2 つの規格には終端はあ り ません。
HSTL ク ラ ス I (1.2V 、 1.5V 、 1.8V)
図1-46 に、HSTL ク ラ ス I の 1.2V、1.5V、1.8V バージ ョ ン で終端テ ク ニ ッ ク を使用 し た回路の 例を示 し ます。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.2V、1.5V、 ま たは 1.8V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。HP I/O バン ク のみが DCI 規格に対応 し てい ます。
表 1-28 : 使用可能な I/O バン ク の タ イ プ
HR HP
N/A 可
表 1-29 : 使用可能な I/O バン ク の タ イ プ
HR HP
N/A 可
サポー ト さ れる I/O 規格および終端
X-Ref Target - Figure 1-46
図 1-46 : HSTL ク ラ ス I (1.2V、1.5V、1.8V) 終端 Z0
IOB IOB
HSTL_I HSTL_I_12 HSTL_I_18 HSTL_I
HSTL_I_12 HSTL_I_18
ug471_c1_36_021214
VTT = 0.75V for HSTL_I 0.6V for HSTL_I_12 0.9V for HSTL_I_18 RP = Z0 = 50Ω
Z0
IOB IOB
HSTL_I_DCI
HSTL_I_DCI_18 HSTL_I_DCI
HSTL_I_DCI_18 VCCO = 1.5V for HSTL_I_DCI
1.8V for HSTL_I_DCI_18 RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω
VREF = 0.75V for HSTL_I 0.6V for HSTL_I_12 0.9V for HSTL_I_18
+ –
VREF = 0.75V for HSTL_I_DCI 0.9V for HSTL_I_DCI_18
+ –
External Termination
DCI
差動 HSTL ク ラ ス I
図1-47 に、 差動 HSTL ク ラ ス I (1.5V ま たは 1.8V) で単方向終端テ ク ニ ッ ク を使用 し た回路の例 を示 し ま す。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧 レ ベル (1.5V ま たは 1.8V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。
X-Ref Target - Figure 1-47
図 1-47 : 差動 HSTL ク ラ ス I (1.5V または 1.8V) の単方向終端
ug471_c1_37_011811
+ –
External Termination
Z0
IOB IOB
DIFF_HSTL_I DIFF_HSTL_I_18
DIFF_HSTL_I DIFF_HSTL_I_18 DIFF_HSTL_I DIFF_HSTL_I_18
Z0
VTT = 0.75V for HSTL_I 0.9V for HSTL_I_18
VTT = 0.75V for HSTL_I 0.9V for HSTL_I_18
50Ω
50Ω
サポー ト さ れる I/O 規格および終端
図1-48 に、 差動 HSTL ク ラ ス I (1.5V ま たは 1.8V) で DCI 単方向終端テ ク ニ ッ ク を使用 し た回路 の例を示 し ます。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.5V ま た は 1.8V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。HP I/O バン ク のみが DCI 規格 に対応 し てい ます。
X-Ref Target - Figure 1-48
図 1-48 : 差動 HSTL ク ラ ス I (1.5V または 1.8V) の DCI 単方向終端
ug471_c1_38_021214
IOB
DIFF_HSTL_I_DCI DIFF_HSTL_I_DCI_18 DIFF_HSTL_I_DCI
DIFF_HSTL_I_DCI_18
DIFF_HSTL_I_DCI DIFF_HSTL_I_DCI_18
VCCO = 1.5V for DIFF_HSTL_I_DCI 1.8V for DIFF_HSTL_I_DCI_18
VCCO = 1.5V for DIFF_HSTL_I_DCI 1.8V for DIFF_HSTL_I_DCI_18
RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω
+ –
DCI
RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω IOB
Z0
Z0
HSTL ク ラ ス II
図1-49 に、HSTL ク ラ ス II (1.5V ま たは 1.8V) で単方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.5V ま たは 1.8V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。HP I/O バン ク のみが DCI 規格に対応 し てい ます。 内部分割終点抵抗は ド ラ イ バーが ト ラ イ ス テー ト 状態にあ る か ど う かにかかわ ら ず、 常 に接続 さ れてい ます。
X-Ref Target - Figure 1-49
図 1-49 : HSTL ク ラ ス II (1.5V または 1.8V) の単方向終端 Z0
IOB IOB
HSTL_II HSTL_II_18 HSTL_II
HSTL_II_18
ug471_c1_39_021214
VTT = 0.75V for HSTL_II 0.9V for HSTL_II_18 VTT = 0.75V for HSTL_II
0.9V for HSTL_II_18
RP = Z0 = 50Ω RP = Z0 = 50Ω
Z0
IOB IOB
HSTL_II_DCI HSTL_II_DCI_!8 HSTL_II_DCI
HSTL_II_DCI_!8
VCCO = 1.5V for HSTL_II_DCI 1.8V for HSTL_II_DCI_18 VCCO = 1.5V for HSTL_II_DCI
1.8V for HSTL_II_DCI_18
RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω
VREF =
0.75V for HSTL_II 0.9V for HSTL_II_18
VREF =
0.75V for HSTL_II_DCI 0.9V for HSTL_II_DCI_18
+ –
+ –
External Termination
DCI
RVRP = 2Z0= 100Ω
RVRN = 2Z0= 100Ω
サポー ト さ れる I/O 規格および終端
図1-50 に、HSTL ク ラ ス II (1.5V ま たは 1.8V) で双方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.5V ま たは 1.8V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。HP I/O バン ク のみが DCI 規格に対応 し てい ます。 内部分割終点抵抗は ド ラ イ バーが ト ラ イ ス テー ト 状態にあ る か ど う かにかかわ ら ず、 常 に接続 さ れてい ます。
X-Ref Target - Figure 1-50
図 1-50 : HSTL ク ラ ス II (1.5V または 1.8V) の双方向終端 Z0
IOB IOB
HSTL_II HSTL_II_18 HSTL_II
HSTL_II_18
HSTL_II_DCI
HSTL_II_DCI_18 HSTL_II_DCI
HSTL_II_DCI_18
ug471_c1_40_021214
RP = Z0 = 50Ω RP = Z0 = 50Ω
Z0
IOB IOB
VCCO = 1.5V for HSTL_II_DCI 1.8V for HSTL_II_DCI_18 VCCO = 1.5V for HSTL_II_DCI
1.8V for HSTL_II_DCI_18
RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω
+ –
+ –
External Termination
DCI
RVRP = 2Z0= 100Ω
RVRN = 2Z0= 100Ω
VTT = 0.75V for HSTL_II 0.9V for HSTL_II_18 VTT = 0.75V for HSTL_II
0.9V for HSTL_II_18
VREF =
0.75V for HSTL_II 0.9V for HSTL_II_18
VREF =
0.75V for HSTL_II_DCI 0.9V for HSTL_II_DCI_18 VREF =
0.75V for HSTL_II_DCI 0.9V for HSTL_II_DCI_18 VREF =
0.75V for HSTL_II 0.9V for HSTL_II_18
差動 HSTL ク ラ ス II
図1-51 に、 差動 HSTL ク ラ ス II (1.5V ま たは 1.8V) で単方向終端テ ク ニ ッ ク を使用 し た回路の例 を示 し ま す。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧 レ ベル (1.5V ま たは 1.8V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。
X-Ref Target - Figure 1-51
図 1-51 : 差動 HSTL ク ラ ス II (1.5V または 1.8V) の単方向終端
ug471_c1_41_011811
+ –
External Termination
Z0 IOB
IOB
DIFF_HSTL_II DIFF_HSTL_II_18 DIFF_HSTL_II
DIFF_HSTL_II_18
DIFF_HSTL_II DIFF_HSTL_II_18
Z0 50Ω
VTT =
0.75V for DIFF_HSTL_II 0.9V for DIFF_HSTL_II_18
VTT =
0.75V for DIFF_HSTL_II 0.9V for DIFF_HSTL_II_18 VTT =
0.75V for DIFF_HSTL_II 0.9V for DIFF_HSTL_II_18
VTT =
0.75V for DIFF_HSTL_II 0.9V for DIFF_HSTL_II_18
50Ω
50Ω 50Ω
サポー ト さ れる I/O 規格および終端
図1-52 に、差動 HSTL ク ラ ス II (1.5V ま たは 1.8V) で DCI 単方向終端テ ク ニ ッ ク を使用 し た回路 の例を示 し ます。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.5V ま た は 1.8V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。HP I/O バン ク のみが DCI 規格 に対応 し てい ます。HP I/O バン ク のみが DCI 規格に対応 し てい ます。 内部分割終点抵抗は ド ラ イ バーが ト ラ イ ス テー ト 状態にあ る か ど う かにかかわ ら ず、 常に接続 さ れてい ます。
X-Ref Target - Figure 1-52
図 1-52 : 差動 HSTL ク ラ ス II (1.5V または 1.8V) の DCI 単方向終端
ug471_c1_42_021214
IOB
DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_18
DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_18 DIFF_HSTL_II_DCI
DIFF_HSTL_II_DCI_18
VCCO =
1.5V for DIFF_HSTL_II_DCI 1.8V for DIFF_HSTL_II_DCI_18 VCCO =
1.5V for DIFF_HSTL_II_DCI 1.8V for DIFF_HSTL_II_DCI_18
VCCO =
1.5V for DIFF_HSTL_II_DCI 1.8V for DIFF_HSTL_II_DCI_18 VCCO =
1.5V for DIFF_HSTL_II_DCI 1.8V for DIFF_HSTL_II_DCI_18
RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω
+ –
DCI
RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω IOB
RVRP = 2Z0= 100Ω
RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω
RVRN = 2Z0= 100Ω
Z0
Z0
図1-53 に、 差動 HSTL ク ラ ス II (1.5V ま たは 1.8V) で双方向終端テ ク ニ ッ ク を使用 し た回路の例 を示 し ま す。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧 レ ベル (1.5V ま たは 1.8V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。
X-Ref Target - Figure 1-53
図 1-53 : 差動 HSTL ク ラ ス II (1.5V または 1.8V) の双方向終端 Z0
IOB IOB
DIFF_HSTL_II DIFF_HSTL_II_18
DIFF_HSTL_II DIFF_HSTL_II_18
DIFF_HSTL_II
DIFF_HSTL_II_18 DIFF_HSTL_II
DIFF_HSTL_II_18 DIFF_HSTL_II DIFF_HSTL_II_18 DIFF_HSTL_II DIFF_HSTL_II_18
+ –
External Termination
50Ω
ug471_c1_43_011811
Z0
+ – 50ϖ
VTT =
0.75V for DIFF_HSTL_II 0.9V for DIFF_HSTL_II_18 VTT =
0.75V for DIFF_HSTL_II 0.9V for DIFF_HSTL_II_18
VTT =
0.75V for DIFF_HSTL_II 0.9V for DIFF_HSTL_II_18 VTT =
0.75V for DIFF_HSTL_II 0.9V for DIFF_HSTL_II_18
50Ω
50Ω
サポー ト さ れる I/O 規格および終端
図1-54 に、差動 HSTL ク ラ ス II (1.5V ま たは 1.8V) で双方向 DCI 終端テ ク ニ ッ ク を使用 し た回路 の例を示 し ます。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.5V ま た は 1.8V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。HP I/O バン ク のみが DCI 規格 に対応 し てい ます。 内部分割終点抵抗は ド ラ イ バーが ト ラ イ ス テー ト 状態にあ る か ど う かにかかわ
ら ず、 常に接続 さ れてい ます。
X-Ref Target - Figure 1-54
図 1-54 : 差動 HSTL ク ラ ス II (1.5V または 1.8V) の DCI 双方向終端 Z0
IOB IOB
DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_18 DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_18 DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_18
DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_18 DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_18 DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_18
VCCO = 1.5V for DIFF_HSTL_II_DCI VCCO = 1.8V
for DIFF_HSTL_II_DCI_18
VCCO = 1.5V for DIFF_HSTL_II_DCI VCCO = 1.8V
for DIFF_HSTL_II_DCI_18 VCCO = 1.5V
for DIFF_HSTL_II_DCI VCCO = 1.8V
for DIFF_HSTL_II_DCI_18 VCCO = 1.5V
for DIFF_HSTL_II_DCI VCCO = 1.8V
for DIFF_HSTL_II_DCI_18
RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω
+ –
DCI
RVRP = 2Z0= 100Ω
RVRN = 2Z0= 100Ω
ug471_c1_44_021214
Z0
RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω
+ – RVRP = 2Z0= 100Ω
RVRN = 2Z0= 100Ω
+
HSTL_II_T_DCI (1.5V または 1.8V) 分割テ ブナ ン終端 ( ト ラ イ ス テー ト )
図1-55 に、HSTL_II_T_DCI (1.5V) お よ び HSTL_II_T_DCI_18 (1.8V) でオ ンチ ッ プ分割テブナ ン終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 こ の よ う な双方向では、 ト ラ イ ス テー ト の場合、
終端は ド ラ イ バー側ではな く レ シーバー側に付 き ます。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.5V ま たは 1.8V) でなければな ら ず、 異な る 電圧間の互換性はあ り ま せん。HP I/O バン ク のみ T_DCI 規格に対応 し てい ます。 内部分割終端抵抗は ド ラ イ バーが ト ラ イ ス テー ト 状態の場合だけ接続 さ れます。
X-Ref Target - Figure 1-55
図 1-55 : HSTL_II_T_DCI (1.5V) および HSTL_II_T_DCI_18 (1.8V) 分割テ ブナン終端 (ト ラ イ ス テー ト)
ug471_c1_45_021214
Z0
IOB IOB
1 0
HSTL_II_T_DCI HSTL_II_T_DCI_18 HSTL_II_T_DCI
HSTL_II_T_DCI_18
VCCO = 1.5V for HSTL_II_T_DCI 1.8V for HSTL_II_T_DCI_18
RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω VREF =
0.75V for HSTL_II_T_DCI 0.9V for HSTL_II_T_DCI_18 VREF =
0.75V for HSTL_II_T_DCI 0.9V for HSTL_II_T_DCI_18
+ –
DCI
Not 3-stated (T pin logic Low)
3-stated
(T pin logic High)
サポー ト さ れる I/O 規格および終端
図1-56 に、 差動 HSTL ク ラ ス II (1.5V ま たは 1.8V) でオンチ ッ プ分割テブナン終端テ ク ニ ッ ク を 使用 し た回路の例を示 し ます。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベ ル (1.5V ま たは 1.8V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。HP I/O バン ク の み T_DCI 規格に対応 し てい ます。 内部分割終端抵抗は ド ラ イ バーが ト ラ イ ス テー ト 状態の場合だ け接続 さ れます。
X-Ref Target - Figure 1-56
図 1-56 : 分割テ ブナン終端によ る差動 HSTL ク ラ ス II (1.5V または 1.8V) DCI (ト ラ イ ス テー ト) Z0
IOB
0
0 1
1 IOB
DIFF_HSTL_II_DCI_T DIFF_HSTL_II_DCI_T_18 DIFF_HSTL_II_DCI_T DIFF_HSTL_II_DCI_T_18 DIFF_HSTL_II_DCI_T DIFF_HSTL_II_DCI_T_18
DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_T_18 DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_T_18 DIFF_HSTL_II_DCI_T DIFF_HSTL_II_DCI_T_18
VCCO = 1.5V for DIFF_HSTL_II_DCI_T VCCO = 1.8V for DIFF_HSTL_II_DCI_T_18 VCCO = 1.5V
for DIFF_HSTL_II_DCI_T VCCO = 1.8V
for DIFF_HSTL_II_DCI_T_18 RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω
+ –
DCI Not 3-stated (T pin logic Low) 3-stated (T pin logic High)
ug471_c1_46_021214
Z0
RVRN = 2Z0= 100Ω
RVRP = 2Z0= 100Ω
+ –
SSTL ( ス タ ブ直列終端ロ ジ ッ ク )
SSTL (ス タ ブ直列終端 ロ ジ ッ ク) の 1.8V (SSTL18)、1.5V (SSTL15)、1.35V (SSTL135) は、 汎用 メ モ リ バ ス に使用 さ れ る I/O 規格です。
こ のセ ク シ ョ ンでは終端テ ク ニ ッ ク の例を紹介 し てい ますが、特定の メ モ リ イ ン タ ーフ ェ イ ス に対 す る 最適の終端方式は、 使用す る メ モ リ デバ イ ス、 ボー ド レ イ ア ウ ト 、 伝送 ラ イ ン イ ン ピーダ ン ス を含む実際の PCB ト ポ ロ ジにおけ る シ グナル イ ン テ グ リ テ ィ 解析に基づいて判断 し ます。 ザ イ リ ン ク ス では、 すべての I/O 規格に対 し て、IBIS モデルフ ァ イ ルお よ び暗号化 さ れた HSPICE モ デルフ ァ イ ルの両方を提供 し てい ます。7 シ リ ーズ FPGA は、 シ ン グルエン ド お よ び差動信号両方 の SSTL 規格をサポー ト し てい ます。 差動バージ ョ ンでは、 完全な差動増幅入力バ ッ フ ァ ー と 相補 プ ッ シ ュ プル出力バ ッ フ ァ ーを使用 し ます。HP I/O バン ク に イ ンプ リ メ ン ト す る メ モ リ イ ン タ ー フ ェ イ ス には、 こ れ ら の規格の ト ラ イ ス テー ト DCI (T_DCI) バージ ョ ン を使用す る こ と を推奨 し ます。HR I/O バン ク に イ ンプ リ メ ン ト す る イ ン タ ーフ ェ イ ス には、IN_TERM (未調整の内部終端) 属性の使用を推奨 し ます。
7 シ リ ーズ FPGA では、HSTL、SSTL、HSUL、MOBILE_DDR な ど メ モ リ イ ン タ ーフ ェ イ ス に 関連す る I/O 規格すべてに対 し て、出力バ ッ フ ァ ーの スルーレー ト を指定で き る オプシ ョ ンが新た に導入 さ れ ま し た。 こ れは、 ザ イ リ ン ク ス の LVCMOS や LVTTL I/O 規格 と 同様であ り 、 低速お よ び高速両方の ス ルー レー ト オプシ ョ ン が指定可能です。 デフ ォ ル ト 設定は低速ですが、 ほ と ん ど の高周波数 イ ン タ ーフ ェ イ ス では高速の ス ルーレー ト オプシ ョ ン を推奨 し ます。 ただ し 、 ど ち ら が最適かはシ グナルイ ン テ グ リ テ ィ 分析に基づいて判断 し て く だ さ い。
SSTL18 は JEDEC 規格の JESD8-15 に よ っ て規定 さ れ、DDR2 SDRAM メ モ リ イ ン タ ーフ ェ イ ス で使用 さ れます。 ク ラ ス I ド ラ イ バーは単方向 ト ポ ロ ジのみ使用で き ます (双方向には対応 し ていな い)。 ク ラ ス II ド ラ イ バーは双方向お よ び単方向の両方の信号に使用で き ます。 一部の ト ポ ロ ジ (短 距離のポ イ ン ト ツーポ イ ン ト イ ン ターフ ェ イ ス な ど) では、 ク ラ ス I ド ラ イ バーに よ っ てオーバー シ ュー ト の低減やシグナルイ ン テグ リ テ ィ の さ ら な る向上が可能です。
SSTL18 ク ラ ス I お よ び ク ラ ス II は HP と HR I/O バン ク 両方で使用可能です。 ま た、HP バン ク では内部並列分割終端抵抗を調整す る DCI お よ び T_DCI のオプシ ョ ン があ り ます。T_DCI オプ シ ョ ンは双方向信号 (入力ま たは出力専用以外) にのみ使用で き ます。HR バン ク には、 未調整の内 部並列分割終端抵抗用に IN_TERM オプシ ョ ンがあ り ます。新 し いデザ イ ンに最適の駆動お よ び終 端方式は、 詳細なシ グナルイ ン テ グ リ テ ィ 分析に よ っ て判断 し ますが、 まず次の こ と を考慮 し て く だ さ い。
• HP I/O バン ク : 7 シ リ ーズ FPGA の双方向ピ ン (DQ お よ び DQS) には SSTL18_II_T_DCI、 単方向ピ ン (その他の ピ ンすべて) には SSTL18_II を割 り 当て ます。 メ モ リ デバ イ ス では双方 向信号にオ ン ダ イ 終端 (ODT) を使用 し 、 単方向信号には VTT= VCCO/2 への外部並列終端抵 抗を使用 し ます。
• HR I/O バン ク : 7 シ リ ーズ FPGA の双方向 (DQ/DQS) お よ び単方向 (その他の ピ ンすべて) 信 号の両方に SSTL18_II を割 り 当て ます。 メ モ リ デバ イ ス では双方向信号に ODT を使用 し 、単 方向信号には VTT= VCCO/2 への外部並列終端抵抗を使用 し ます。
SSTL15 は、JEDEC 規格の JESD79-3E で大ま かに定義 さ れてい る (名称は未定義)、DDR3 SDRAM メ モ リ イ ン タ ーフ ェ イ ス向けの規格です。 こ の規格では、HP と HR の両 I/O バン ク で フル駆動能 力の ド ラ イ バー (SSTL15) を使用で き ます。 さ ら に HR I/O バン ク 向けには、 それ よ り 駆動力の小 さ い ド ラ イ バー も あ り 、 規格名に R を付けて区別 し ます (SSTL15_R)。 いずれの ド ラ イ バー も 双方 向 と 単方向の両方の信号に対応 し てい ます。一部の ト ポ ロ ジ (短距離のポ イ ン ト ツーポ イ ン ト イ ン タ ーフ ェ イ ス な ど) では、 低駆動能力の ド ラ イ バーに よ っ てオーバーシ ュ ー ト の低減やシ グナルイ ン テ グ リ テ ィ の さ ら な る 向上が可能です。HP I/O バン ク では内部並列分割終端抵抗を調整す る DCI お よ び T_DCI のオプシ ョ ンがあ り ます。DCI オプシ ョ ンは双方向信号 (入力ま たは出力専用) には 使用で き ず、T_DCI オプシ ョ ンは双方向信号 (入力ま たは出力専用以外) にのみ使用で き ます。HR