IDELAY モー ド

ドキュメント内 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (Page 115-119)

入力遅延 リ ソ ース (IDELAY)

IDELAY_TYPE 属性

IDELAY_TYPE 属性は、 使用す る 遅延の タ イ プ を設定す る 場合に使用 し ます。

IDELAY_TYPE FIXED に設定す る と 、IDELAY_VALUE 属性で設定 し た タ ッ プ数が遅延値 と し て固定 さ れます。 こ の値はあ ら か じ め設定 さ れ、 コ ン フ ィ ギ ュ レーシ ョ ン後は変更で き ません。

IDELAY_TYPE 属性を VARIABLE に設定す る と 、 可変モー ド の遅延が選択 さ れ ま す。 タ ッ プ遅 延は、CE = 1 お よ び INC = 1 と 設定 し て イ ン ク リ メ ン ト を実行、 ま たは CE = 1 お よ び INC = 0 と 設定 し てデ ク リ メ ン ト を実行 し ます。こ の イ ン ク リ メ ン ト/デ ク リ メ ン ト の動作は、C に同期 し ます。

IDELAY_TYP を VAR_LOAD ま たは VAR_LOAD_PIPE に設定す る と 、可変 タ ッ プ遅延を動的に ロ ー ド し て変更で き ます。 タ ッ プ遅延は、CE = 1 お よ び INC = 1 と 設定 し て イ ン ク リ メ ン ト を実 行、 ま たは CE = 1 お よ び INC = 0 と 設定 し てデ ク リ メ ン ト を実行 し ます。 イ ン ク リ メ ン ト/デ ク リ

メ ン ト の 動 作 は C に 同 期 し ま す。 こ の モ ー ド の LD ピ ン は、VAR_LOAD モ ー ド の 場 合 に CNTVALUEIN に現れた値を ロ ー ド 、 ま たは VAR_LOAD_PIPE モー ド の場合にパ イ プ ラ イ ン レ ジ ス タ にあ ら か じ め書 き 込まれた値を ロ ー ド し ます。 こ の場合、 タ ッ プ値を動的に設定で き ます。

IDELAY_VALUE 属性

IDELAY_VALUE 属性を使用 し て タ ッ プ遅延の初期値を指定 し ます。 有効な値は、0 か ら 31 ま で の整数です。 デフ ォ ル ト 値は 0 です。 タ ッ プ遅延が リ セ ッ ト さ れ る と (LD ピ ン を アサー ト す る)、 タ ッ プ遅延の値は IDELAY_VALUE 属性で指定 し た値に戻 り ます。VARIABLE モー ド の場合、 こ の属性に よ っ て遅延 ラ イ ンの最初の設定値が決ま り ます。VAR_LOAD ま たは VAR_LOAD_PIPE モー ド の場合、 こ の属性は使用 さ れません。 こ のため、 遅延 ラ イ ンの初期値は常に 0 と な り ます。

HIGH_PERFORMANCE_MODE 属性

こ の属性を TRUE にす る と 、 出力ジ ッ タ ーが削減 さ れ る 。 こ れに よ り 、IDELAYE2 プ リ ミ テ ィ ブ の電力消費がわずかに増加 し ます。

SIGNAL_PATTERN 属性

ク ロ ッ ク と デー タ 信号では電気的特性が異な る ため、IDELAY チ ェーンに累積す る ジ ッ タ ーの量 も 異な り ます。 こ の属性を設定す る と 、 タ イ ミ ン グ を計算す る と き に、 タ イ ミ ン グ解析ツールが適切 なジ ッ タ ー量を加味 し て解析を実行 し ます。 ク ロ ッ ク 信号は本来規則的であ り 、1 や 0 が長い間連 続す る シーケ ン ス は含まれません。 こ れに対 し てデー タ は ラ ン ダ ム であ る ため、1 0 が長 く 続 く シーケ ン スや短 く 続 く シーケ ン ス を含む こ と があ り ます。

ン ス タ ン シエー ト す る 必要があ り ま す。 詳細は、「IDELAYCTRL の説明お よ びデザ イ ン のガ イ ド ラ イ ン」 を参照 し て く だ さ い。VARIABLE モー ド で使用 さ れ る 制御ピ ン を表2-6 に示 し ます。

• ロ ー ド 可能な可変遅延モー ド (IDELAY_TYPE = VAR_LOAD)

こ のモー ド には、IDELAY_TYPE = VARIABLE と 同 じ 機能に加えて、IDELAY の タ ッ プ値 と し て FPGA ロ ジ ッ ク か ら 5 ビ ッ ト の値、CNTVALUEIN4:0 を ロ ー ド す る 機能があ り ます。LD 信 号 が パ ル ス す る と 、CNTVALUEIN<4:0> の 値 が 新 し い タ ッ プ 値 に な り ま す。

IDELAY_VALUE 属性は無視 さ れ ま す。 こ のモー ド を使用す る 場合は、 必ず IDELAYCTRL プ リ ミ テ ィ ブ を イ ン ス タ ン シエー ト す る 必要があ り ます。 詳細は、「IDELAYCTRL の説明お よ びデザ イ ンのガ イ ド ラ イ ン」 を参照 し て く だ さ い。VAR_LOAD モー ド で使用 さ れ る 制御ピ ン を表2-7 に示 し ます。

IDELAY タ イ ミ ング

表2-8 に、IDELAY の ス イ ッ チ特性を示 し ます。

表 2-6 : 制御ピ ン (IDELAY_TYPE = VARIABLE の場合)

C LD CE INC TAP の設定

0 x x x 変更な し

1 1 x x IDELAY_VALUE

1 0 0 x 変更な し

1 0 1 1 現在値 +1

1 0 1 0 現在値 -1

1 0 0 0 変更な し

表 2-7 : 制御ピ ン (IDELAY_TYPE = VAR_LOAD の場合)

C LD CE INC CNTVALUEIN CNTVALUEOUT TAP の設定

0 x x x x 変更な し 変更な し

1 1 x x CNTVALUEIN CNTVALUEIN CNTVALUEIN

1 0 0 x x 変更な し 変更な し

1 0 1 1 x 現在値 +1 現在値 +1

1 0 1 0 x 現在値 -1 現在値 -1

1 0 0 0 0 変更な し 変更な し

表 2-8 : IDELAY のス イ ッ チ特性

シ ンボル 説明

TIDELAYRESOLUTION IDELAY タ ッ プの精度

TICECK/TICKCE CE ピ ンの C に対す る セ ッ ト ア ッ プ/ホール ド TIINCCK/TICKINC INC ピ ンの C に対す る セ ッ ト ア ッ プ/ホール ド TIRSTCK/TICKRST LD ピ ンの C に対す る セ ッ ト ア ッ プ/ホール ド

入力遅延 リ ソ ース (IDELAY)

図2-12 に、IDELAY (IDELAY_TYPE = VARIABLEIDELAY_VALUE = 0DELAY_SRC = IDATAIN) の タ イ ミ ン グ図を示 し ます。

ク ロ ッ ク イ ベン ト 1

C の立ち上が り エ ッ ジで リ セ ッ ト が検出 さ れ (LD が High)、31 タ ッ プチ ェーンか ら の出力 と し て DATAOUT 出力には タ ッ プ 0 が選択 さ れます。

ク ロ ッ ク イ ベン ト 2

C の立ち上が り エ ッ ジで CE と INC のパルス がキ ャ プチ ャ さ れます。 こ れは、 イ ン ク リ メ ン ト 動作 が開始 さ れた こ と を示 し ます。 こ の出力は、 グ リ ッ チな し で タ ッ プ 0 か ら タ ッ プ 1 へ変化 し ます。

「 イ ン ク リ メ ン ト/デ ク リ メ ン ト 動作後の安定」 を参照 し て く だ さ い。

ク ロ ッ ク イ ベン ト 3

CE と INC は既にデ ィ アサー ト さ れてい る ので、 イ ン ク リ メ ン ト 動作が完了 し ます。 こ の出力は、

LD、CE、 ま たは INC ピ ンに変化がない限 り 、 無限に タ ッ プ 1 を保持 し ます。

図2-13 に、VAR_LOAD モー ド の IDELAY の タ イ ミ ン グ図を示 し ます。

X-Ref Target - Figure 2-12

図 2-12 : IDELAY の タ イ ミ ング図

X-Ref Target - Figure 2-13

図 2-13 : VAR_LOAD モー ド の IDELAY の タ イ ミ ング図

UG471_c2_10_011811

LD C

1 2 3

CE

INC

DATAOUT Tap 0 Tap 1

C LD INC CE CNTVALUEIN CNTVALUEOUT DATAOUT

5’b00010 5’b00011 5’b01010

5’b00010 5’b01010

0 1 2 3

Tap 2 Tap 3 Tap 10

UG471_c2_11_011811

ク ロ ッ ク イ ベン ト 0

LD 信号がパルス さ れ る 前であ り 、 タ ッ プの設定、 つま り CNTVALUEOUT の値は不明です。

ク ロ ッ ク イ ベン ト 1

C の立ち上が り エ ッ ジで LD High が検出 さ れ る と 、DATAOUT 出力に CNTINVALUE に よ っ て指定 さ れた遅延が加わ り 、 タ ッ プ設定が タ ッ プ 2 に変更 さ れ ま す。 さ ら に、 新 し い タ ッ プ値に よ っ て CNTVALUEOUT が更新 さ れます。

ク ロ ッ ク イ ベン ト 2

C の立ち上が り エ ッ ジで CE と INC のパルス がキ ャ プチ ャ さ れます。 こ れは、 イ ン ク リ メ ン ト 動作 が開始 さ れた こ と を示 し ます。 こ の出力は、 グ リ ッ チな し で タ ッ プ 2 か ら タ ッ プ 3 へ変化 し ます。

さ ら に、 新 し い タ ッ プ値に よ っ て CNTVALUEOUT が更新 さ れます。

ク ロ ッ ク イ ベン ト 3

C の立ち上が り エ ッ ジで LD の High が検出 さ れ る と 、DATAOUT 出力が CNTINVALUE 分だけ 遅延 し ま す。CNTVALUEOUT は タ ッ プ設定の値を示 し ま す。 出力は、LD、CE、 ま たは INC ピ ンがアサー ト さ れ る ま で無限に タ ッ プ 10 を保持 し ます。

イ ン ク リ メ ン ト / デ ク リ メ ン ト 動作後の安定

図2-12 では、INC お よ び CE コ マ ン ド に応答 し て、 タ ッ プ 0 か ら タ ッ プ 1 へ変化す る 遅延 ラ イ ン を示 し てい ます。 タ ッ プ 0 と タ ッ プ 1 のデー タ 値が異な る 場合、 出力 ス テー ト は必ず変化 し ます。

し か し 、 タ ッ プ 0 と タ ッ プ 1 のデー タ 値が同 じ 場合 (例 : 両方 と も 0 ま たは 1)、 タ ッ プ 0 か ら タ ッ プ 1 への遷移に よ る 出力に グ リ ッ チや ノ イ ズ は生 じ ま せん。 こ れは、 レ シーバーデー タ 信号が IDELAY タ ッ プチ ェ ーン を通過す る こ と を想像す る と 理解で き ます。 タ ッ プ 0 と タ ッ プ 1 の両方 が レ シーバーデー タ ア イ の中央にあ る 場合、 タ ッ プ 0 でサンプル さ れたデー タ と タ ッ プ 1 でサン プル さ れたデー タ は同一にな り ます。 こ の よ う な場合、 タ ッ プ 0 か ら タ ッ プ 1 への遷移に よ る 出力 への変化はあ り ま せん。 こ れを確実にす る ため、IDELAY の イ ン ク リ メ ン ト/デ ク リ メ ン ト 動作は グ リ ッ チがない よ う に設計 さ れてい ます。 同様の説明が図2-13 に示す VAR_LOAD の動作に も 適 用 さ れます。 ただ し 、VAR_LOAD は、1 タ ッ プ以上の遅延を変更す る 可能性があ り 、 現在のア イ の中央地点か ら 離れたサンプルポ イ ン ト と な る 可能性があ り ます。

し たがっ てユーザーは、 実際にユーザーデー タ が IDELAYE2 プ リ ミ テ ィ ブを通過す る と き に、 リ アル タ イ ム で IDELAY タ ッ プの設定を動的に変更で き ます。 現在の遅延 ラ イ ン値が受信 し たデー タ ア イ の中央付近に位置 し てい る 限 り 、 こ の変更に よ っ てユーザーデー タ が破損す る こ と はあ り ません。

ク ロ ッ ク 信号パ ス に IDELAYE2 プ リ ミ テ ィ ブが使用 さ れ る 場合に も 、 グ リ ッ チ フ リ ー動作は適用 さ れます。 遅延 ラ イ ンが受信 し た ク ロ ッ ク 信号のエ ッ ジ付近に位置 し ていない限 り 、 タ ッ プの設定 を変更す る こ と に よ っ て、 グ リ ッ チやデー タ 破損が生 じ る こ と はあ り ません。 こ の場合、 ク ロ ッ ク パ ス 上の IDELAYE2 プ リ ミ テ ィ ブの タ ッ プ設定を変更 し た場合で も 、 ク ロ ッ ク 管理エ レ メ ン ト や ス テー ト マシ ンに影響を与え る こ と はな く 、 その ク ロ ッ ク で動作で き ます。

IDELAY VHDL および Verilog イ ン ス タ ン シ エーシ ョ ン テ ン プ レー ト

すべてのプ リ ミ テ ィ ブ と サブモジ ュ ールの VHDL お よ び Verilog イ ン ス タ ン シエーシ ョ ン テ ンプ レー ト は、 『7 シ リ ーズ FPGA ラ イ ブ ラ リ ガ イ ド 』 に記載 さ れてい ます。

VHDL のテ ン プ レー ト には、 コ ン ポーネ ン ト 宣言のセ ク シ ョ ン と アーキ テ ク チ ャ セ ク シ ョ ン があ り 、 両セ ク シ ョ ン を VHDL デザ イ ン フ ァ イ ルに挿入す る 必要が あ り ま す。 アーキ テ ク チ ャ セ ク シ ョ ンのポー ト マ ッ プには、 デザ イ ンの信号名を含め ます。

ドキュメント内 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (Page 115-119)