IDELAYCTRL ポー ト

ドキュメント内 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (Page 119-130)

IDELAYCTRL モジ ュ ールを リ セ ッ ト し なければな り ません。 イ ン プ リ メ ン テーシ ョ ン ツールで、

RDY 信号を未接続に (無視) す る よ う に設定で き ます。図2-15 に、RDY お よ び RST の タ イ ミ ン グ関係を示 し ます。

IDELAYCTRL の タ イ ミ ング

表2-9 に、IDELAYCTRL の ス イ ッ チ特性を示 し ます。

図2-15 に示す と お り 、7 シ リ ーズ FPGA の IDELAYCTRL RST はエ ッ ジ ト リ ガー信号です。

IDELAYCTRL の位置

IDELAYCTRL モジ ュ ールは、すべての ク ロ ッ ク 領域の各 I/O カ ラ ム内にあ り ます。IDELAYCTRL モジ ュ ールは、 その ク ロ ッ ク 領域内のすべての IDELAYE2 お よ び ODELAYE2 モジ ュ ールを キ ャ リ ブ レーシ ョ ン し ます。ク ロ ッ ク 領域の定義は、『7 シ リ ーズ FPGA ク ロ ッ キ ン グユーザーガ イ ド 』 を参照 し て く だ さ い。

図2-16 に、IDELAYCTRL モジ ュ ールの位置関係を示 し ます。

表 2-9 : IDELAYCTRL のス イ ッ チ特性

シ ンボル 説明

FIDELAYCTRL_REF REFCLK 周波数

IDELAYCTRL_REF_PRECISION REFCLK 精度

TIDELAYCTRLCO_RDY IDELAYCTRL の リ セ ッ ト/ス タ ー ト ア ッ プか ら Ready ま での遅延

X-Ref Target - Figure 2-15

図 2-15 : RST RDY の タ イ ミ ン グ関係 RST

REFCLK

RDY

ug471_c2_13_011811

TIDELAYCTRLCO_RDY

OLOGIC リ ソ ース

IDELAYCTRL の説明およびデザイ ンのガ イ ド ラ イ ン

IDELAYCTRL の配置については、 制約ガ イ ド を参照 し て く だ さ い。

OLOGIC リ ソ ース

OLOGIC ブ ロ ッ ク は I/O ブ ロ ッ ク (IOB) の隣に配置 さ れてい ます。OLOGIC は、FPGA か ら IOB を介 し てデー タ を送出す る 専用同期ブ ロ ッ ク です。OLOGIC リ ソ ー ス には、OLOGICE2 (HP I/O バン ク) と OLOGICE3 (HR I/O バン ク) があ り ます。 こ のガ イ ド では OLOGIC と し て説明 し てい ますが、 特記のない限 り OLOGICE2 OLOGICE3 は同 じ 機能を持ち、 ポー ト も 同様です。

ILOGICE2 と ILOGICE3 は、 イ ン ス タ ン シエー ト で き ない と い う 点でプ リ ミ テ ィ ブではあ り ませ ん。 こ れ ら には、 配置配線後に OFD (output flip-flop) ODDR (output DDR) な ど のユーザーが

イ ン ス タ ン シエー ト し たエ レ メ ン ト が含まれます。

OLOGIC は、2 つの主要ブ ロ ッ ク で構成 さ れてお り 、1 つは出力デー タ パ ス の コ ン フ ィ ギ ュ レ ー シ ョ ン用、 も う 1 つは ト ラ イ ス テー ト 制御パ ス の コ ン フ ィ ギ ュ レーシ ョ ン用です。 こ れ ら の 2 つの ブ ロ ッ ク には、 共通 ク ロ ッ ク (CLK) があ り ますが、 イ ネーブル信号 (OCE TCE) は異な り ます。

両ブ ロ ッ ク には個別の SRVAL 属性で制御 さ れ る 非同期お よ び同期セ ッ ト/リ セ ッ ト (SR 信号) があ り ます。

出力お よ び ト ラ イ ス テー ト パ ス は、 次のモー ド で個別に コ ン フ ィ ギ ュ レーシ ョ ンで き ます。

エ ッ ジ ト リ ガー D 型フ リ ッ プ フ ロ ッ プ

• DDR モー ド (SAME_EDGE ま たは OPPOSITE_EDGE)

• レベル認識 ラ ッ チ

• 非同期/組み合わせ

図2-17 に、OLOGIC ブ ロ ッ ク 内の さ ま ざ ま な ロ ジ ッ ク リ ソ ース を示 し ます。

X-Ref Target - Figure 2-16

図 2-16 : IDELAYCTRL モ ジ ュ ールの位置関係 Left

Edge I/O

Right Edge I/O

hclk row

I/O bank (50 I/O)

IDELAYCTRL

ug471_c2_14_021914

こ のセ ク シ ョ ンでは、OLOGIC リ ソ ース を使用 し た場合の さ ま ざ ま な機能について説明 し ます。

組み合わせ出力デー タ および ト ラ イ ス テー ト 制御パス

組み合わせ出力パス を使用 し て、FPGA か ら 出力 ド ラ イ バー (ま たは出力 ド ラ イ バー制御) ま で直接 接続 し ます。 次の よ う な場合、 ソ フ ト ウ ェ アは自動的に こ れ ら のパ ス を使用 し ます。

1. FPGA 内の ロ ジ ッ ク リ ソ ース か ら 出力デー タ ま たは ト ラ イ ス テー ト 制御ま で レ ジ ス タ な し で 直接接続 さ れてい る 場合

2. ソ フ ト ウ ェ アでマ ッ プ を指示す る [Pack I/O Register/Latches into IOBs] がオ フ に設定 さ れてい る 場合

Output DDR (ODDR) の概要

7 シ リ ーズデバ イ ス には、OLOGIC ブ ロ ッ ク 内に専用レ ジ ス タ があ り 、 出力 DDR レ ジ ス タ を イ ン プ リ メ ン ト で き ます。 こ の機能は、ODDR プ リ ミ テ ィ ブ を イ ン ス タ ン シエー ト し た場合に使用で き ま す。OLOGIC を使用中、DDR マルチプ レ ク サー処理は自動的に実行 さ れ ま す。 マルチプ レ ク サーを手動で制御す る 必要はあ り ません。 こ の制御は ク ロ ッ ク で行われます。

ODDR プ リ ミ テ ィ ブには、 ク ロ ッ ク 入力が 1 つだけ あ り ます。 立ち下が り エ ッ ジデー タ は、 入力 ク ロ ッ ク を ロ ーカル反転 し た ク ロ ッ ク を使用 し ます。I/O タ イ ルへ供給 さ れ る すべての ク ロ ッ ク は マルチプ レ ク ス さ れてい ます。ILOGIC ブ ロ ッ ク 間ま たは OLOGIC ブ ロ ッ ク 間で ク ロ ッ ク は共有

し てい ません。ODDR プ リ ミ テ ィ ブでは、 次の動作モー ド を使用で き ます。

• OPPOSITE_EDGE モー ド

• SAME_EDGE モー ド

SAME_EDGE モー ド は、Virtex-6 アーキ テ ク チ ャ と 同一モー ド です。 こ のモー ド を使用す る と 、 ODDR ク ロ ッ ク の立ち上が り エ ッ ジで、ODDR プ リ ミ テ ィ ブの両方のデー タ 入力を同時に取得で き る よ う にな り ます。 こ れに よ り 、CLB お よ び ク ロ ッ ク リ ソ ース を節約で き 、 パフ ォ ーマ ン ス が 向上 し ます。 こ のモー ド を イ ン プ リ メ ン ト す る には、DDR_CLK_EDGE 属性を使用 し ます。 次の セ ク シ ョ ンでは、 各モー ド について説明 し ます。

X-Ref Target - Figure 2-17

図 2-17 : OLOGIC のブ ロ ッ ク図

D1 D2 T1

T2 TCE CLK

SR

Q TQ

CE CK

SR

ug471_c2_15_011811 D1

D2 D1

D2 OCE

Q OQ

CE CK

SR

OLOGIC リ ソ ース

OPPOSITE_EDGE モー ド

OPPOSITE_EDGE モー ド では、 ク ロ ッ ク (CLK) の両エ ッ ジ を使用 し て、2 倍の ス ループ ッ ト で FPGA フ ァ ブ リ ッ ク か ら デー タ を キ ャ プチ ャ し ま す。 こ の構造は、Virtex-6 FPGA イ ン プ リ メ ン テーシ ョ ン と 類似 し てい ます。 両出力は、IOB のデー タ 入力ま たは ト ラ イ ス テー ト 制御入力に転送 さ れます。OPPOSITE_EDGE モー ド におけ る 出力 DDR の タ イ ミ ン グ図を図2-18 に示 し ます。

SAME_EDGE モー ド

こ の方法を使用 し た場合、 同一 ク ロ ッ ク エ ッ ジで、IOB にデー タ を送 る こ と がで き ま す。 同一 ク ロ ッ ク エ ッ ジで IOB にデー タ を送 る こ と に よ り 、 セ ッ ト ア ッ プタ イ ムの違反を回避で き ます。 ま た、CLB レ ジ ス タ を使用す る 場合に生 じ る レ ジ ス タ 間の遅延を最小限に抑え る こ と がで き 、 最大の DDR 周波数で実行で き ます。図2-19 に、SAME_EDGE モー ド を使用 し た出力 DDR の タ イ ミ ン グ図を示 し ます。

ク ロ ッ ク の転送

出力 DDR は、 ク ロ ッ ク の複製を出力へ転送で き ます。 こ れは、 ク ロ ッ ク と DDR デー タ を同 じ 遅 延で伝搬す る 場合や、 すべての ク ロ ッ ク ロ ー ド に独自の ク ロ ッ ク ド ラ イ バーがあ る 場合の複数 ク ロ ッ ク の生成に き わめて有効です。 こ の手法を実行す る 場合は、ODDR プ リ ミ テ ィ ブの D1 入力を High に、D2 入力を Low に接続 し ます。 ザ イ リ ン ク ス は、 こ の手法を使用 し て FPGA フ ァ ブ リ ッ

ク か ら 出力ピ ンへ ク ロ ッ ク を転送す る こ と を推奨 し てい ます。

X-Ref Target - Figure 2-18

図 2-18 : OPPOSITE_EDGE モー ド の出力 DDR タ イ ミ ング

ug471_c2_16_011811

CLK OCE

OQ D1 D2

D1A D2A D1B

D1A D1B D1C D1D

D2A D2B D2C D2D

D2B D1C D2C D1D

X-Ref Target - Figure 2-19

図 2-19 : SAME_EDGE モー ド の出力 DDR タ イ ミ ング

ug471_c2_17_011811

CLK OCE

OQ D1 D2

D1A D2A D1B

D1A D1B D1C D1D

D2A D2B D2C D2D

D2B D1C D2C D1D

Output DDR (ODDR) プ リ ミ テ ィ ブ

図2-20 に、ODDR プ リ ミ テ ィ ブブ ロ ッ ク 図を示 し ます。 セ ッ ト/リ セ ッ ト は同時にサポー ト さ れ てい ません。表2-10 に ODDR ポー ト 信号を示 し 、表2-11 には ODDR プ リ ミ テ ィ ブの さ ま ざ ま な 属性 と デフ ォ ル ト 値を示 し ます。

ODDR VHDL お よび Verilog テ ン プ レー ト

『7 シ リ ーズ FPGA ラ イ ブ ラ リ ガ イ ド 』 に、VHDL お よ び Verilog を使用 し た ODDR モジ ュ ール の イ ン ス タ ン シエーシ ョ ンテ ンプ レー ト があ り ます。

OLOGIC タ イ ミ ング モデル

こ のセ ク シ ョ ンでは、OLOGIC ブ ロ ッ ク に関す る すべての タ イ ミ ン グ モデルについて説明 し ます。

表2-12 に、『7 シ リ ーズ FPGA デー タ シー ト 』 に記載 さ れてい る OLOGIC の機能 と ス イ ッ チ特性 に関連す る 制御信号を示 し ます。

X-Ref Target - Figure 2-20

図 2-20 : ODDR プ リ ミ テ ィ ブのブ ロ ッ ク図 表 2-10 : ODDR ポー ト 信号

ポー ト 名 機能 説明

Q デー タ 出力 (DDR) ODDR レ ジ ス タ 出力。

C ク ロ ッ ク 入力ポー ト CLK ピ ンは、 ク ロ ッ ク 入力ピ ン を示す。

CE ク ロ ッ ク イ ネ ー ブ ルポー ト

CE は、 ク ロ ッ ク イ ネーブルピ ン を示す。Low にアサー ト さ れた場合、 こ のポー ト はポー ト Q の出力 ク ロ ッ ク を無効 にす る 。

D1、D2 デー タ 入力 ODDR レ ジ ス タ 入力。

SR セ ッ ト/リ セ ッ ト 同期/非同期セ ッ ト/リ セ ッ ト ピ ン。セ ッ ト/リ セ ッ ト は High にアサー ト さ れ る 。

表 2-11 : ODDR 属性

属性名 説明 設定可能な値

DDR_CLK_EDGE ク ロ ッ ク エ ッ ジに対す る ODDR の動作 モー ド を設定す る 。

OPPOSITE_EDGE (デ フ ォ ル ト)、SAME_EDGE

INIT Q ポー ト の初期値を設定す る 。 0 (デフ ォ ル ト)、1

SRTYPE ク ロ ッ ク (C) のセ ッ ト/リ セ ッ ト タ イ プ ASYNC、SYNC (デフ ォ ル ト)

ug471_c2_18_011811

C CE D1

SR

Q

D2 ODDR

OLOGIC リ ソ ース

タ イ ミ ング特性

図2-21 に、OLOGIC 出力レ ジ ス タ の タ イ ミ ン グ を示 し ます。

ク ロ ッ ク イ ベン ト 1

• ク ロ ッ ク イ ベン ト 1 よ り TOOCECK前に、 出力レ ジ ス タ の OCE 入力で出力 ク ロ ッ ク イ ネーブ ル信号が High (有効) にな る と 、 出力レ ジ ス タ でのデー タ 受信が可能にな り ます。

• ク ロ ッ ク イ ベン ト 1 よ り TODCK前に、 出力レ ジ ス タ の D1 入力で出力信号が High (有効) に な り 、 ク ロ ッ ク イ ベン ト 1 よ り TOCKQ後に OQ 出力に反映 さ れます。

ク ロ ッ ク イ ベン ト 4

ク ロ ッ ク イ ベン ト 4 よ り TOSRCK前に、SR 信号 (こ の場合同期 リ セ ッ ト と し て コ ン フ ィ ギ ュ レー シ ョ ン) High (有効) にな っ て出力レ ジ ス タ が リ セ ッ ト さ れ、 ク ロ ッ ク イ ベン ト 4 よ り TRQ後に OQ 出力に反映 さ れます。

表 2-12 : OLOGIC のス イ ッ チ特性

シ ンボル 説明

セ ッ ト ア ッ プ/ホール ド

TODCK/TOCKD D1/D2 ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド TOOCECK/TOCKOCE OCE ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド TOSRCK/TOCKSR SR ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド TOTCK/TOCKT T1/T2 ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド TOTCECK/TOCKTCE TCE ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド ク ロ ッ クか ら出力ま での遅延

TOCKQ CLK か ら OQ/TQ 出力ま での遅延 TRQ SR ピ ンか ら OQ/TQ 出力ま での遅延

X-Ref Target - Figure 2-21

図 2-21 : OLOGIC 出力レ ジス タ の タ イ ミ ン グ特性

1 2 3 4 5

CLK

D1

OCE

SR

OQ

TOCKQ TODCK

TOOCECK

TOSRCK

ug471_c2_19_011811

図2-22 に、OLOGIC ODDR レ ジ ス タ の タ イ ミ ン グ を示 し ます。

ク ロ ッ ク イ ベン ト 1

ク ロ ッ ク イ ベン ト 1 よ り TOOCECK前に、ODDR レ ジ ス タ の OCE 入力で ODDR ク ロ ッ ク ネーブル信号が High (有効) にな る と 、デー タ 受信が可能にな り ます。ODDR レ ジ ス タ の OCE 信号を CLK の立ち上が り エ ッ ジ と 立ち下が り エ ッ ジ間で ト グルす る 場合は注意が必要です。

• ま た、両 ク ロ ッ ク エ ッ ジに対す る レ ジ ス タ のセ ッ ト ア ッ プ タ イ ム も 満たす必要があ り ます。 ク ロ ッ ク イ ベン ト 1 (CLK の立ち上が り エ ッ ジ) よ り TODCK前に、ODDR レ ジ ス タ の D1 入力 でデー タ 信号 D1 が High (有効) にな り 、 ク ロ ッ ク イ ベン ト 1 よ り TOCKQ後に OQ 出力に反 映 さ れます。

ク ロ ッ ク イ ベン ト 2

• ク ロ ッ ク イ ベン ト 2 (CLK の立ち下が り エ ッ ジ) よ り TODCK前に、ODDR レ ジ ス タ の D2 入 力でデー タ 信号 D2 が High (有効) にな り 、 ク ロ ッ ク イ ベン ト 2 よ り TOCKQ後に OQ 出力に 反映 さ れます (こ の場合、OQ 出力は変化 し ない)

ク ロ ッ ク イ ベン ト 9

ク ロ ッ ク イ ベン ト 9 (CLK の立ち上が り エ ッ ジ) よ り TOSRCK時間前に、SR 信号 (こ の場合、 同期 リ セ ッ ト と し て コ ン フ ィ ギ ュ レーシ ョ ン) が High (有効) にな る と 、ODDR レ ジ ス タ が リ セ ッ ト さ れて ク ロ ッ ク イ ベン ト 9 よ り TRQ時間後にOQ 出力に反映 さ れます (こ の場合、OQ 出力は変化 し ない) 。 さ ら に、ODDR レ ジ ス タ が リ セ ッ ト さ れて ク ロ ッ ク イ ベン ト 10 よ り TRQ時間後に OQ 出 力に反映 さ れます (こ の場合、OQ 出力は変化 し ない)。

X-Ref Target - Figure 2-22

図 2-22 : OLOGIC ODDR レ ジ ス タ の タ イ ミ ング特性 (OPPOSITE_EDGE モー ド)

1 2 3 4 5 6 7 8 9 10 11

TODCK

TOOCECK

TODCK

TOSRCK

TRQ CLK

D1 D2

OCE

SR

OQ TOCKQ

ug471_c2_20_011811

ドキュメント内 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (Page 119-130)