OUT_FIFO

ドキュメント内 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (Page 171-180)

OUT_FIFO は、IN_FIFO と 共に配置 さ れ、 最大限の性能を実現す る ために I/O バ イ ト グループに 物理的に揃え ら れてい ます。8 エン ト リ の OUT_FIFO は、 次に示す 2 つの動作モー ド でデー タ 転 送を行い ます。

• 4 x 4 モー ド – こ のモー ド の場合、FIFO は 12 個の 4 ビ ッ ト 幅デー タ 入力 (D) と 12 個の 4 ビ ッ ト 幅デー タ 出力 (Q) で コ ン フ ィ ギ ュ レ ーシ ョ ン さ れ ま す。D0[3:0]D9[3:0] ポー ト は、

Q0[3:0]-Q9[3:0] ポー ト へマ ッ ピ ン グ さ れ ま す。D5[7:4] と D6[7:4] は、D10 と D11 と し て 機能す る 追加 さ れ た 2 つのデー タ 入力ポー ト で あ り 、Q5[7:4] Q6[7:4] 出力ポー ト へ マ ッ ピ ン グ さ れ ま す。 その他の Qn[7:4] ポー ト は使用 さ れ ま せん。表3-16 に、4 x 4 モー ド の詳細を示 し ま す。

Q0[7:0] – Q9[7:0] O 4 x 8 モー ド の場合は 10 個の 8 ビ ッ ト デー タ 出力バ ス と な り 、4 x 4 モー ド の場合は 10 個の 4 ビ ッ ト デー タ 出力バ ス と な る 。 外部 イ ン タ ーフ ェ イ ス に使用す る 場合は、 フ ァ ブ リ ッ ク へ接続す る 。

Q5[7:4]Q6[7:4] O 追加 さ れ る デー タ 出力ポー ト の Q10 お よ び Q11x4 モー ド の場合のみ使用 さ れ る 。 こ れ ら のポー ト のデー タ は、 対 応す る 入力ポー ト D5[7:4] お よ び D6[7:4] で受信 さ れ る 。

EMPTY O Empty フ ラ グ。RDCLK に同期す る 。

FULL O Full フ ラ グ。WRCLK に同期す る 。

ALMOSTEMPTY(1) O レベルをプ ロ グ ラ ム可能な Empty フ ラ グ。RDCLK に同期 す る 。

ALMOSTFULL(1) O レベルを プ ロ グ ラ ム可能な Full フ ラ グ。WRCLK に同期 す る 。

注記 :

1. 対応す る 属性を 1 ま たは 2 に設定で き ます (175ページの表3-19 参照)。 それに応 じ て、 フ ラ グがアサー ト さ れた後に 1 つ ま たは 2 つの読み出 し ま たは書 き 込みが実行 さ れ ます。 非同期 FIFO の特性に よ り 、 追加 1 つま たは 2 つの読み出 し ま たは書 き 込みが生 じ る 可能性があ り 、合計の読み出 し ま たは書 き 込み数が 3 つま たは 4 つに増加 し ます。

表 3-15 : IN_FIFO のポー ト (続き)

ポー ト 名 入力/出力 説明

表 3-16 : OUT_FIFO の入力から 出力へのデー タ マ ッ ピ ング (4 x 4 モー ド)

マ ッ ピ ン グ 使用 さ れない

D0[3:0] Q0[3:0] Q0[7:4]

D1[3:0] Q1[3:0] Q1[7:4]

D2[3:0] Q2[3:0] Q2[7:4]

D3[3:0] Q3[3:0] Q3[7:4]

D4[3:0] Q4[3:0] Q4[7:4]

D5[3:0] Q4[3:0]

D6[3:0] Q6[3:0]

D7[3:0] Q7[3:0] Q7[7:4]

• 8 x 4 モー ド – こ のモー ド の場合、FIFO 10 個の 8 ビ ッ ト 幅デー タ 入力 (D) 10 個の 4 ビ ッ ト 幅デー タ 出力 (Q) で コ ン フ ィ ギ ュ レーシ ョ ン さ れます。出力デー タパ ス にあ る 2:1 マルチプ レ ク サーに よ っ て、8 ビ ッ ト 入力デー タ が 4 ビ ッ ト 出力デー タ 幅へシ リ ア ラ イ ズ さ れます。 一 般的に、 こ のモー ド は出力 ク ロ ッ ク 周波数が入力 ク ロ ッ ク 周波数の 2 倍の場合に使用 さ れ る た め、出力デー タ 幅は入力デー タ 幅の半分 と な り ます。表3-17 に、8 x 4 モー ド の詳細を示 し ます。

こ れ ら 2 つのモー ド は、FULL、EMPTY、ALMOSTFULL、 お よ び ALMOSTEMPTY フ ラ グ を サポー ト し てい ます。

OUT_FIFO プ リ ミ テ ィ ブ

図3-21 に、OUT_FIFO プ リ ミ テ ィ ブ を示 し ます。

D8[3:0] Q8[3:0] Q8[7:4]

D9[3:0] Q9[3:0] Q9[7:4]

D10[7:4] は D5[7:4] Q5[7:4]

D11[7:4] は D6[7:4] Q6[7:4]

表 3-17 : OUT_FIFO の入力から 出力へのデー タ マ ッ ピ ング (8 x 4 モー ド)

マ ッ ピ ング 使用 さ れない

D0[7:0] Q0[3:0]

D1[7:0] Q1[3:0]

D2[7:0] Q2[3:0]

D3[7:0] Q3[3:0]

D4[7:0] Q4[3:0]

D5[7:0] Q5[3:0]

D6[7:0] Q6[3:0]

D7[7:0] Q7[3:0]

D8[7:0] Q8[3:0]

D9[7:0] Q9[3:0]

表 3-16 : OUT_FIFO の入力から 出力へのデー タ マ ッ ピ ング (4 x 4 モー ド) (続き)

マ ッ ピ ン グ 使用 さ れない

IO_FIFO の概要

表3-18 に、OUT_FIFO プ リ ミ テ ィ ブで使用可能なポー ト を示 し ます。

X-Ref Target - Figure 3-21

図 3-21 : OUT_FIFO プ リ ミ テ ィ ブ

表 3-18 : OUT_FIFO ポー ト

ポー ト 名 入力/出力 説明

RDCLK I 読み出 し ク ロ ッ ク 。BUFRBUFG、 ま たは BUFH へ接続 す る 。

WRCLK I 書 き 込み ク ロ ッ ク 。BUFR、BUFG、 ま たは BUFH へ接続 す る 。

RESET I ア ク テ ィ ブ High の リ セ ッ ト 信号。すべてのカ ウ ン タ ー、ポ イ ン タ ー、 デー タ を リ セ ッ ト す る 。

D0[7:0] – D9[7:0] I 8 x 4 モー ド の場合は 10 個の 8 ビ ッ ト デー タ 入力ポー ト と な り 、4 x 4 モー ド の場合は 12 個の 4 ビ ッ ト デー タ 入力 ポー ト と な る 。 外部 イ ン タ ー フ ェ イ ス に使用す る 場合は、

フ ァ ブ リ ッ ク へ接続す る 。

D5[7:4]、D6[7:4] I 追加 さ れ る デー タ 入力ポー ト の D10 お よ び D11。x4 モー ド の場合のみ使用 さ れ る 。 こ れ ら のポー ト のデー タ は、 対 応す る ポー ト Q5[7:4] お よ び Q6[7:4] に現れ る 。

RDEN I 読み出 し イ ネーブル。

WREN I 書 き 込み イ ネーブル。

D0[7:0]

EMPTY D1[7:0]

D2[7:0]

D3[7:0]

D4[7:0]

D5[7:0]

D6[7:0]

D7[7:0]

D8[7:0]

D9[7:0]

RDEN WREN RDCLK WRCLK RESET

Q0[3:0]

Q1[3:0]

Q2[3:0]

Q3[3:0]

Q4[3:0]

Q5[7:0]

Q6[7:0]

Q7[3:0]

Q8[3:0]

Q9[3:0]

FULL

ALMOSTEMPTY ALMOSTFULL

(1) (1)

(1) (1)

UG471_c3_21_111611

Notes:

1. Extra input ports D10 (D5[7:4]) and D11 (D6[7:4]) and output ports Q10 (Q5[7:4]) and Q11 (Q5[7:4]) in 4 x 4 mode.

IO_FIFO の リ セ ッ ト

IO_ FIFO には、 読み出 し ク ロ ッ ク ド メ イ ン と 書 き 込み ク ロ ッ ク ド メ イ ンの両方 と 内部で再同期化 す る 非同期の リ セ ッ ト 信号が 1 つあ り ます。 確実に リ セ ッ ト す る には、IO_FIFO へ書 き 込みを実行 す る 前に少な く と も RDCLK ま たは WRCLK (いずれか低速の方) の 4 サ イ ク ル間 RESET 信号を アサー ト す る 必要があ り ます。RESET がアサー ト さ れてい る 間、RDEN WREN Low を保持 す る 必要があ り ます。

IO_FIFO は、書 き 込み ク ロ ッ ク と 読み出 し ク ロ ッ ク の両方が有効にな り 安定す る ま で リ セ ッ ト 状態 を保持す る 必要があ り ます。 同様に、 コ ン フ ィ ギ ュ レーシ ョ ンが完了す る ま で、 読み出 し ま たは書 き 込み ク ロ ッ ク が 有効 で な い 場合 に は、 有効 な ク ロ ッ ク が ア サ ー ト さ れ た 後 に 上記 の よ う に IO_FIFO を リ セ ッ ト す る 必要があ り ます。

EMPTY フ ラ グ と FULL フ ラ グ

FULL フ ラ グが High にアサー ト さ れた場合、FIFO コ ア と 入力レ ジ ス タ が両方 と も FULL であ る こ と を示 し ます。 出力レ ジ ス タ の ス テー ト は無視 さ れます。

EMPTY フ ラ グは、 出力レ ジ ス タ の ス テー ト を示 し ます。EMPTY フ ラ グが High にアサー ト さ れ た場合、 出力レ ジ ス タ のデー タ は無効です。

ALMOST EMPTY フ ラ グ と ALMOST FULL フ ラ グ

ALMOSTEMPTY フ ラ グ と ALMOSTFULL フ ラ グは、IO_FIFO が限界値に近付いてい る こ と を 早期に示すフ ラ グです。 こ れ ら の フ ラ グは、IO_FIFO が Full ま たは Empty 状態 と な る 1 サ イ ク ル ま たは 2 サ イ ク ル前にアサー ト す る よ う に設定で き ます。 こ の値が 1 の場合は、 読み出 し ま たは書 き 込みが可能な ワー ド が 1 ワ ー ド のみ残っ てい る こ と を示 し 、2 の場合は、 読み出 し ま たは書 き 込 みが可能な ワー ド が 2 ワ ー ド 残っ てい る こ と を示 し ます。

Q0[3:0] – Q9[3:0] O 10 個の 4 ビ ッ ト デー タ 出力バス。 外部 イ ン タ ーフ ェ イ ス に使用す る 場合は、OLOGIC へ接続す る 。

Q5[7:4]、Q6[7:4] O 追加 さ れ る デー タ 出力ポー ト の Q10 お よ び Q11。x4 モー ド の場合のみ使用 さ れ る 。 こ れ ら のポー ト のデー タ は、 対 応す る 入力ポー ト D5[7:4] お よ び D6[7:4] か ら 受信 さ れ

る 。

EMPTY O Empty フ ラ グ。RDCLK に同期す る 。

FULL O Full フ ラ グ。WRCLK に同期す る 。

ALMOSTEMPTY(1) O レベルをプ ロ グ ラ ム可能な Empty フ ラ グ。RDCLK に同期 す る 。

ALMOSTFULL(1) O レベルを プ ロ グ ラ ム可能な Full フ ラ グ。WRCLK に同期 す る 。

注記 :

1. 対応す る 属性を 1 ま たは 2 に設定で き ます (175ページの表3-19 参照)。 それに応 じ て、 フ ラ グがアサー ト さ れた後に 1 つ ま たは 2 つの読み出 し ま たは書 き 込みが実行 さ れ ます。 非同期 FIFO の特性に よ り 、 追加 1 つま たは 2 つの読み出 し ま たは書 き 込みが生 じ る 可能性があ り 、合計の読み出 し ま たは書 き 込み数が 3 つま たは 4 つに増加 し ます。

表 3-18 : OUT_FIFO ポー ト (続き)

ポー ト 名 入力/出力 説明

IO_FIFO の概要

IO_FIFO の非同期性 と 内部同期に よ っ て、こ れ ら の フ ラ グは ワース ト ケース を示す可能性があ り ま す。 つま り 、 読み出 し 動作では、ALMOSTEMPTY が示す 1 ま たは 2 よ り も 多 く のデー タ が存在 す る 可能性があ り ます。 書 き 込み動作では、ALMOSTFULL が示す 1 ま たは 2 よ り も 多 く の書 き 込みスペース があ る 可能性があ り ます。

ALMOSTEMPTY/ALMOSTFULL フ ラ グは、必ず し も FULL/EMPTY フ ラ グ と 一致す る と は限 り ません。ALMOSTEMPTY がアサー ト さ れ、EMPTY がアサー ト さ れ る 前に ALMOSTEMPTY が デ ィ アサー ト さ れ る 可能性があ り ます。 こ れは、WRCLK が RDCLK よ り 2 倍以上高速な場合に 生 じ ます。

表3-19 に、 有効な IO_FIFO の属性を示 し ます。

.

表 3-19 : IO_FIFO の属性

属性 値 デ フ ォル ト 値 説明

ARRAY_MODE (IN_FIFO) 文字列 :

ARRAY_MODE_4_X_8 ARRAY_MODE_4_X_4

ARRAY_MODE_4_X_8 各ポー ト に対 し て、4 入力 ビ ッ ト と 4 ま たは 8 出力ビ ッ ト を定義。

ARRAY_MODE(OUT_FIFO) 文字列 :

ARRAY_MODE_8_X_4 ARRAY_MODE_4_X_4

ARRAY_MODE_8_X_4 各 ポ ー ト に 対 し て、4 ま た は 8 入力 ビ ッ ト と 4 出力ビ ッ ト を定義。

ALMOST_EMPTY_VALUE 整数 : 1 ま たは 2 1 174ページの 「ALMOST EMPTY フ ラ

グ と ALMOST FULL フ ラ グ」 を参照。

ALMOST_FULL_VALUE 整数 : 1 ま たは 2 1 174ページの 「ALMOST EMPTY フ ラ

グ と ALMOST FULL フ ラ グ」 を参照。

OUTPUT_DISABLE ブール値 : TRUE ま たは FALSE

FALSE OUT_FIFO : こ の属性は、RD_EN が Low の と き に Qx 出力 を High 駆動す

る。

付録 A

SSO ノ イ ズ解析の終端オプ シ ョ ン

PlanAhead™ ツールでは、タ ーゲ ッ ト デバ イ スやパ ッ ケージの I/O ピ ンに割 り 当て ら れてい る オプ シ ョ ンや実際の I/O 規格を考慮 し て、 同時 ス イ ッ チ ノ イ ズ (SSN) 解析を実行で き ます。 こ の機能 の使用法お よ び SSN 解析の実行方法については、 『PlanAhead ユーザーガ イ ド 』 (UG632) の 「 ノ イ ズ解析予測の使用」 を参照 し て く だ さ い。

各出力ピ ンには、 ボー ド 上に終端を配置する か否かを指定する オプシ ョ ンがあ り ます。 こ のオプシ ョ ンがあ る場合、各 I/O 規格のオフチ ッ プ終端フ ィ ール ド には自動的にデフ ォル ト 終端が適用 さ れます。

表A-1 に、PlanAhead™ ツールに含まれ る SSN 予測ツールを使用す る 際に、7 シ リ ーズ FPGA で サポー ト さ れてい る 各 I/O 規格のデフ ォ ル ト 終端をすべて示 し ます。 ユーザーは、 デザ イ ン内の各 I/O に対 し て、 こ れ ら の終端を使用 し た り 、 あ る いは使用 し ない よ う に選択で き ます。

表 A-1 : I/O 規格の SSN ノ イ ズ解析のデ フ ォル ト 終端

I/O 規格(1) デ フ ォル ト 終端

HSTL_I 遠端に VTTへの 50Ω抵抗

HSTL_I_12 遠端に VTTへの 50Ω抵抗

HSTL_I_18 遠端に VTTへの 50Ω抵抗

HSTL_I_DCI 遠端に VTTへの 50Ω抵抗

HSTL_I_DCI_18 遠端に VTTへの 50Ω抵抗

HSTL_II 近端に VTTへの 50Ω抵抗、 お よ び遠端に VTT

への 50Ω抵抗

HSTL_II_18 近端に VTTへの 50Ω抵抗、 お よ び遠端に VTT

への 50Ω抵抗

HSTL_II_DCI 遠端に VTTへの 50Ω抵抗

HSTL_II_DCI_18 遠端に VTTへの 50Ω抵抗

HSTL_II_T_DCI 遠端に VTTへの 50Ω抵抗

HSTL_II_T_DCI_18 遠端に VTTへの 50Ω抵抗

HSUL_12 な し

HSUL_12_DCI な し

LVCMOS (すべての電圧)

LVTTL (駆動電流 : 2mA、4mA、6mA、8mA) な し

LVCMOS (すべての電圧)

LVTTL (駆動電流 : 12mA、16mA、24mA)

遠端に VTTへの 50Ω抵抗

MOBILE_DDR な し

SSTL12 遠端に VTTへの 50Ω抵抗

SSTL12_DCI 遠端に VTTへの 50Ω抵抗

SSTL12_T_DCI 遠端に VTTへの 50Ω抵抗

SSTL135 遠端に VTTへの 50Ω抵抗

SSTL135_DCI 遠端に VTTへの 50Ω抵抗

SSTL135_R 遠端に VTTへの 50Ω抵抗

SSTL135_T_DCI 遠端に VTTへの 50Ω抵抗

SSTL15 遠端に VTTへの 50Ω抵抗

SSTL15_DCI 遠端に VTTへの 50Ω抵抗

SSTL15_R 遠端に VTTへの 50Ω抵抗

SSTL15_T_DCI 遠端に VTTへの 50Ω抵抗

SSTL18_I 遠端に VTTへの 50Ω抵抗

SSTL18_I_DCI 遠端に VTTへの 50Ω抵抗

SSTL18_II 近端に VTTへの 50Ω抵抗、 お よ び遠端に VTT

への 50Ω抵抗

SSTL18_II_DCI 遠端に VTTへの 50Ω抵抗

SSTL18_II_T_DCI 遠端に VTTへの 50Ω抵抗

BLVDS_25 近端に 165Ω直列抵抗、 近端に 140Ω の差動抵

抗、 お よ び遠端に 100Ωの差動抵抗

HSLVDCI_15 な し

HSLVDCI_18 な し

LVDCI_15 な し

LVDCI_18 な し

LVDCI_DV2_15 な し

LVDCI_DV2_18 な し

LVDS 遠端に 100Ωの差動抵抗

LVDS_25 遠端に 100Ωの差動抵抗

MINI_LVDS_25 遠端に 100Ωの差動抵抗

PCI33_3 な し

PPDS_25 遠端に 100Ωの差動抵抗

RSDS_25 遠端に 100Ωの差動抵抗

TMDS_33 遠端に 3.3V への 50Ω抵抗

注記 :

1. HSTLSSTLHSUL、 お よ び MOBILE_DDR 規格のすべての差動バージ ョ ン ( : DIFF_SSTL135) は、 シ ン グルエン ド バージ ョ ン と 同 じ 終端があ り ます。

表 A-1 : I/O 規格の SSN ノ イ ズ解析のデ フ ォル ト 終端 (続き)

I/O 規格(1) デ フ ォル ト 終端

図A-1 に、 こ れ ら の終端を示 し ます。

X-Ref Target - Figure A-1

図 A-1 : デ フ ォル ト 終端

ug471_aA_01_050212

Unterminated

Z=50

Z=50

50Far-end Parallel Termination to VCCO FP_VCCO_50

VCCO 50

1KFar-end Parallel Termination to VCCO FP_VCCO_1000

VCCO

Z=50

1K

Z=50

50Far-end Parallel Termination to 3.3V FP_3.3_50

3.3V 50

1KFar-end Parallel Termination to 3.3V FP_3.3_1000

3.3V

Z=50

1K

50Far-end Parallel Termination to VTT FP_VTT_50

VTT = VCCO/2

Z=50

50

50Near-end Parallel Termination to VTT 50Far-end Parallel Termination to VTT

NP_VTT_50_FP_VTT_50

100Far-end Differential Termination FD_100

VTT = VCCO/2

Z=50

50

100

VTT = VCCO/2 50

165Near Series, 140Near Differential, 100Far Differential

NS_165_ND_140_FD_100

Z=50

ZDIFF=100

100

140

165

165

Z=50

70Near Series, 187Near Differential, 100Far Differential

NS_70_ND_187_FD_100

Z=50

100

187

70

70

Z=50

ドキュメント内 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (Page 171-180)