出力遅延 リ ソ ース (ODELAY) ― HR バン ク では使用不可

VAR_LOAD ま たは VAR_LOAD_PIPE に設定す る と 、 可変 タ ッ プ遅延を動的に ロ ー ド し て変更で き ます。 タ ッ プ遅延は、CE = 1 お よ び INC = 1 と 設定 し て イ ン ク リ メ ン ト を実行、 ま たは CE = 1 お よ び INC = 0 と 設定 し てデ ク リ メ ン ト を実行 し ます。 イ ン ク リ メ ン ト/デ ク リ メ ン ト の動作は C に同期 し ます。 こ のモー ド の LD ピ ンは、CNTVALUEIN に現れた値を ロ ー ド し ます。 こ の場合、

タ ッ プ値を動的に設定で き ま す。VAR_LOAD_PIPE モー ド の場合、LD ピ ンは、 出力遅延に ロ ー ド さ れ る パ イ プ ラ イ ン レ ジ ス タ 内の現在の値を有効に し ます。

ODELAY_VALUE 属性

ODELAY_VALUE 属性は、 タ ッ プ遅延の値を指定 し ます。 有効な値は、0 か ら 31 ま での整数で す。 デフ ォ ル ト 値は 0 です。LD 信号を アサー ト す る こ と で タ ッ プ遅延を リ セ ッ ト す る と 、 その値 は ODELAY_VALUE 属性で指定 し た値に戻 り ます。VAR_LOAD ま たは VAR_LOAD_PIPE モー

ド の場合、 こ の属性値は 0 と みな さ れます。

HIGH_PERFORMANCE_MODE 属性

こ の属性を TRUE にす る と 、 出力ジ ッ タ ーが削減 さ れ る 。 こ れに よ り 、ODELAYE2 プ リ ミ テ ィ ブ の電力消費がわずかに増加 し ます。

SIGNAL_PATTERN 属性

ク ロ ッ ク 信号 と デー タ 信号は異な る 電気特性を持つため、ODELAY チ ェ ーン に累積す る ジ ッ タ ー の量は異な り ます。 こ の属性を設定す る と 、 タ イ ミ ン グ を計算す る と き に、 タ イ ミ ン グ解析ツール が適切なジ ッ タ ー量を加味 し て解析を実行 し ます。 ク ロ ッ ク 信号は本来規則的であ り 、1 や 0 が長 い間連続す る シーケ ン スは含まれません。 こ れに対 し てデー タ は ラ ン ダ ム であ る ため、1 や 0 が長

く 続 く シーケ ン スや短 く 続 く シーケ ン ス を含む こ と があ り ます。

• ロ ー ド 可能な可変遅延モー ド (ODELAY_TYPE = VAR_LOAD)

こ のモー ド は、(ODELAY_TYPE = VARIABLE) と 同 じ 機能を保有 し 、 さ ら に FPGA ロ ジ ッ ク か ら 5 入力ビ ッ ト CNTVALUEIN4:0 を介 し て ODELAY タ ッ プ値を ロ ー ド で き ま す。LD 信号が パル ス す る と 、CNTVALUEIN<4:0> の値が新 し い タ ッ プ値に な り ま す。 こ の た め、

ODELAY_VALUE 属性は無視 さ れます。 こ のモー ド を使用す る 場合は、 必ず IDELAYCTRL プ リ ミ テ ィ ブ を イ ン ス タ ン シエー ト す る 必要があ り ます。 詳細は、「IDELAYCTRL の説明お よ びデザ イ ンのガ イ ド ラ イ ン」 を参照 し て く だ さ い。VAR_LOAD モー ド で使用 さ れ る 制御ピ ン を表2-7 に示 し ます。

ODELAY タ イ ミ ング

表2-17 に、ODELAY の ス イ ッ チ特性を示 し ます。

図2-26 に、ODELAY E2 (ODELAY_TYPE = VARIABLE、ODELAY_VALUE = 0、DELAY_SRC

= CLKIN/ODATAIN) の タ イ ミ ン グ図を示 し ます。

1 0 1 1 現在値 +1

1 0 1 0 現在値 -1

1 0 0 0 変更な し

表 2-16 : 制御ピ ン (ODELAY_TYPE=VAR_LOAD の場合)

C LD CE INC CNTVALUEIN CNTVALUEOUT TAP の設定

0 x x x x 変更な し 変更な し

1 1 x x CNTVALUEIN CNTVALUEIN CNTVALUEIN

1 0 0 x x 変更な し 変更な し

1 0 1 1 x 現在値 +1 現在値 +1

1 0 1 0 x 現在値 -1 現在値 -1

1 0 0 0 0 変更な し 変更な し

表 2-15 : 制御ピ ン (ODELAY_TYPE = VARIABLE の場合) (続き)

C LD CE INC TAP の設定

表 2-17 : ODELAY のス イ ッ チ特性

シ ンボル 説明

TIDELAYRESOLUTION IDELAY タ ッ プの精度

TICECK/TICKCE CE ピ ンの C に対す る セ ッ ト ア ッ プ/ホール ド TIINCCK/TICKINC INC ピ ンの C に対す る セ ッ ト ア ッ プ/ホール ド TIRSTCK/TICKRST LD ピ ンの C に対す る セ ッ ト ア ッ プ/ホール ド

出力遅延 リ ソ ース (ODELAY) ― HR バン ク では使用不可

ク ロ ッ ク イ ベン ト 1

C の立ち上が り エ ッ ジで リ セ ッ ト が検出 さ れ (LD が High)、31 タ ッ プチ ェーンか ら の出力 と し て DATAOUT 出力には タ ッ プ 0 が選択 さ れます。

ク ロ ッ ク イ ベン ト 2

C の立ち上が り エ ッ ジで CE と INC のパルス がキ ャ プチ ャ さ れます。 こ れは、 イ ン ク リ メ ン ト 動作 が開始 さ れた こ と を示 し ます。 こ の出力は、 グ リ ッ チな し で タ ッ プ 0 か ら タ ッ プ 1 へ変化 し ます。

「 イ ン ク リ メ ン ト/デ ク リ メ ン ト 動作後の安定」 を参照 し て く だ さ い。

ク ロ ッ ク イ ベン ト 3

CE と INC は既にデ ィ アサー ト さ れてい る ので、 イ ン ク リ メ ン ト 動作が完了 し ます。 こ の出力は、

LD、CE、 ま たは INC ピ ンに変化がない限 り 、 無限に タ ッ プ 1 を保持 し ます。

図2-27 に、ODELAY の タ イ ミ ン グ図を示 し ます。

ク ロ ッ ク イ ベン ト 0

LD 信号がパルス さ れ る 前であ り 、 タ ッ プの設定お よ び CNTVALUEOUT の値は不明です。

X-Ref Target - Figure 2-26

図 2-26 : ODELAY の タ イ ミ ン グ図 (VARIABLE モー ド)

X-Ref Target - Figure 2-27

図 2-27 : VAR_LOAD モー ド の ODELAY の タ イ ミ ング図

UG471_c2_24_011811

LD C

1 2 3

CE

INC

DATAOUT Tap 0 Tap 1

C LD INC CE CNTVALUEIN CNTVALUEOUT DATAOUT

5’b00010 5’b00011 5’b01010

5’b00010 5’b01010

0 1 2 3

Tap 2 Tap 3 Tap 10

UG471_c2_25_011811

ク ロ ッ ク イ ベン ト 1

C の立ち上が り エ ッ ジで LD の High が検出 さ れ る と 、DATAOUT 出力が CNTINVALUE に等 し く な り 、タ ッ プ設定が タ ッ プ 2 に変更 さ れます。さ ら に、新 し い タ ッ プ値に よ っ て CNTVALUEOUT が更新 さ れます。

ク ロ ッ ク イ ベン ト 2

C の立ち上が り エ ッ ジで CE INC のパルス がキ ャ プチ ャ さ れます。 こ れは、 イ ン ク リ メ ン ト 動作 が開始 さ れた こ と を示 し ます。 こ の出力は、 グ リ ッ チな し で タ ッ プ 2 か ら タ ッ プ 3 へ変化 し ます。

さ ら に、 新 し い タ ッ プ値に よ っ て CNTVALUEOUT が更新 さ れます。

ク ロ ッ ク イ ベン ト 3

C の立ち上が り エ ッ ジで LD が検出 さ れ る と 、DATAOUT 出力が CNTINVALUE に等 し く な り ま す。CNTVALUEOUT は タ ッ プ設定の値を示 し ます。 出力は、LD、CE、 ま たは INC ピ ンがアサー

ト さ れ る ま で無限に タ ッ プ 10 を保持 し ます。

イ ン ク リ メ ン ト / デ ク リ メ ン ト 動作後の安定

図2-26 では、INC お よ び CE コ マ ン ド に応答 し て タ ッ プ 0 か ら タ ッ プ 1 へ変化す る ODELAY ラ イ ン を示 し てい ます。 タ ッ プ 0 と タ ッ プ 1 のデー タ 値が異な る 場合、 出力ス テー ト は必ず変化 し ま す。 し か し 、 タ ッ プ 0 と タ ッ プ 1 のデー タ 値が同 じ 場合 (例 : 両方 と も 0 ま たは 1)、 タ ッ プ 0 か ら タ ッ プ 1 への遷移に よ る 出力にグ リ ッ チや ノ イ ズは生 じ ません。 こ れは、 ト ラ ン ス ミ ッ タ ーデー タ 信号が ODELAY タ ッ プチ ェ ーン を通過す る こ と を想像す る と 理解で き ます。 タ ッ プ 0 と タ ッ プ 1 が両方 と も 、 送信 さ れた信号の中央付近に位置 し てい る 場合、 タ ッ プ 0 でサンプル さ れたデー タ と タ ッ プ 1 でサンプル さ れたデー タ は同一にな り ます。 こ の よ う な場合、 タ ッ プ 0 か ら タ ッ プ 1 への 遷移に よ る 出力への変化はあ り ません。 こ れを確実にす る ため、ODELAY の イ ン ク リ メ ン ト/デ ク

リ メ ン ト 動作はグ リ ッ チがない よ う に設計 さ れてい ます。

し たがっ てユーザーは、 実際にユーザーデー タ が ODELAYE2 プ リ ミ テ ィ ブを通過す る と き に、 リ アルタ イ ム で ODELAY タ ッ プの設定を動的に変更で き ます。 現在の遅延 ラ イ ン値が、 送信 さ れた デー タ 信号の中央付近に位置 し てい る 限 り 、 こ の変更に よ っ てユーザーデー タ が破損す る こ と はあ

り ません。

ク ロ ッ ク 信号パス に ODELAYE2 プ リ ミ テ ィ ブが使用 さ れ る 場合に も 、 グ リ ッ チフ リ ー動作は適用 さ れます。 タ ッ プ設定を変更 し て も 、 出力にグ リ ッ チが発生 し た り 、 中断 し た り す る こ と はあ り ま せん。

ODELAY VHDL および Verilog イ ン ス タ ン シ エーシ ョ ン テ ン プ レー ト

すべてのプ リ ミ テ ィ ブ と サブモジ ュ ールの VHDL お よ び Verilog イ ン ス タ ン シエーシ ョ ン テ ンプ レー ト は、 『7 シ リ ーズ FPGA ラ イ ブ ラ リ ガ イ ド 』 に記載 さ れてい ます。

VHDL のテ ン プ レー ト には、 コ ン ポーネ ン ト 宣言のセ ク シ ョ ン と アーキ テ ク チ ャ セ ク シ ョ ン があ り 、 両セ ク シ ョ ン を VHDL デザ イ ン フ ァ イ ルに挿入す る 必要が あ り ま す。 アーキ テ ク チ ャ セ ク シ ョ ンのポー ト マ ッ プには、 デザ イ ンの信号名を含め ます。

第 3

ア ド バン ス SelectIO ロ ジ ッ ク リ ソ ース

は じ めに

こ のユーザーガ イ ド の第1章~第3章では、7 シ リ ーズ FPGA の I/O の機能について説明 し ます。

1章では、 入力レ シーバー と 出力 ド ラ イ バーの電気的特性お よ び業界規格 と の互換性につい て説明 し ます。

2章では、SDR ま たは DDR デー タ の送受信専用の レ ジ ス タ 構造について説明 し ます。

• こ の章では、 次の リ ソ ース をは じ め と す る その他の高度な リ ソ ース について説明 し ます。

• 入力シ リ アル-パ ラ レル コ ンバー タ ー (ISERDESE2) お よ び出力パ ラ レル-シ リ アル コ ン バー タ ー (OSERDESE2) は、 非常に高速な I/O デー タ レー ト を サポー ト す る ため、 内部 ロ ジ ッ ク は最大で I/O 1/8 の速度で動作で き ます。

• Bitslip サブモジ ュ ールは、 ト レーニ ン グパ タ ーン を使用 し て ワー ド の境界を検出 し 、デー タ を その境界に一致 さ せます。

入力 シ リ アル - パラ レル ロ ジ ッ ク リ ソ ース (ISERDESE2)

7 シ リ ーズ FPGA の ISERDESE2 は、高速な ソ ース同期アプ リ ケーシ ョ ンの イ ンプ リ メ ン テーシ ョ ン を容易にす る ために設計 さ れた、 固有の ク ロ ッ キ ン グ と ロ ジ ッ ク 機能を備え た シ リ アル-パ ラ レ ル コ ンバー タ ーです。ISERDESE2 を使用す る こ と に よ っ て、 デシ リ ア ラ イ ザーを FPGA フ ァ ブ

リ ッ ク に よ っ て設計す る 際に、 タ イ ミ ン グが一層複雑にな る こ と を回避で き ます。

ISERDESE2 には、 次の機能があ り ます。

• 専用デシ リ ア ラ イ ザー/シ リ アル-パ ラ レルコ ンバー タ ー

ISERDESE2 デシ リ ア ラ イ ザーに よ っ て、FPGA フ ァ ブ リ ッ ク の動作速度を入力デー タ 周波数 と 一致 さ せ る こ と な く 高速なデー タ 転送が可能に な り ま す。 こ の コ ン バー タ ーは、 シ ン グル デー タ レー ト (SDR) お よ びダブルデー タ レー ト (DDR) の両モー ド をサポー ト し ます。SDR モー ド では、 シ リ アル-パ ラ レ ル コ ンバー タ ーが 2、3、4、5、6、7 ま たは 8 ビ ッ ト 幅のパ ラ レ ル ワ ー ド を作成 し ま す。DDR モー ド の場合、ISERDESE2 単体では 4、6、8 ビ ッ ト 幅、2 つの ISERDESE2 を カ ス ケー ド 接続すれば さ ら に 10 ま たは 14 ビ ッ ト 幅のパ ラ レル ワー ド を 作成で き ます。

• Bitslip サブモジ ュ ール

Bitslip サブモジ ュ ールを使用す る こ と に よ っ て、FPGA フ ァ ブ リ ッ ク に入 る パ ラ レ ルデー タ ス ト リ ームの順序を並べ替え る こ と がで き ます。 こ のサブモジ ュ ールは、 ト レーニ ン グパ タ ー ンがあ る ト レーニ ン グ ソ ース同期 イ ン タ ーフ ェ イ ス に使用で き ます。

• ス ト ロ ーブベース の メ モ リ イ ン タ ーフ ェ イ ス専用サポー ト

In document 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (Page 133-140)