SAME_EDGE_PIPELINED モー ド

SAME_EDGE_PIPELINED モー ド の場合、 同 じ ク ロ ッ ク エ ッ ジで FPGA ロ ジ ッ ク にデー タ が出 力 さ れます。

SAME_EDGE モ ー ド と 異 な り 、 デー タ ペ ア に 1 ^{ク ロ ッ ク} サ イ ク ル 分 の ず れ は 生 じ ま せ ん。

SAME_EDGE モー ド で生 じ る ずれを調整す る には、 追加 ク ロ ッ ク レ イ テ ン シが必要です。図2-7 に、SAME_EDGE_PIPELINED モー ド を使用す る 入力 DDR の タ イ ミ ン グ図を示 し ます。 出力ペ ア Q1 と Q2 は同時に FPGA に送信 さ れます。

X-Ref Target - Figure 2-5

図 2-5 : OPPOSITE_EDGE ^{モー ド の入力} DDR ^{タ イ ミ ング}

ug471_c2_03_090810

C CE D Q1 Q2

D0A D1A D2A

D0A D2A D4A D6A D8A D10A D12A

D1A D3A D5A D7A D9A D11A

D3A D4A D5A D6A D7A D8A D9A D10A D11A D12A D13A

X-Ref Target - Figure 2-6

図 2-6 : SAME_EDGE ^{モー ド の入力} DDR ^{タ イ ミ ング}

ug471_c2_04_090810

C CE D Q1 Q2

D1A

D0A D2A D4A D6A D8A D10A

D1A D3A D5A D7A D9A D11A

D3A D5A D7A D9A D11A

D0A D2A D4A D6A D8A D10A

Don't care

ILOGIC ^{リ ソ ース}

入力 DDR ^{リ ソ ース} (IDDR)

図2-8 に、IDDR プ リ ミ テ ィ ブのブ ロ ッ ク 図を示 し ます。 セ ッ ト/リ セ ッ ト は同時にサポー ト さ れて い ません。表2-1 に IDDR ポー ト 信号を示 し 、表2-2 には IDDR プ リ ミ テ ィ ブの さ ま ざ ま な属性 と デフ ォ ル ト 値を示 し ます。

X-Ref Target - Figure 2-7

図 2-7 : SAME_EDGE_PIPELINED ^{モー ド の入力} DDR の タ イ ミ ン グ図

ug471_c2_05_090810

C CE D Q1 Q2

D0A D1A D2A

D0A D2A D4A D6A D8A D10A

D1A D3A D5A D7A D9A D11A

D3A D4A D5A D6A D7A D8A D9A D10A D11A D12A D13A

X-Ref Target - Figure 2-8

図 2-8 : IDDR プ リ ミ テ ィ ブのブ ロ ッ ク図 表 2-1 : IDDR ^{ポー ト 信号}

ポー ト 名 機能 説明

Q1、Q2 デー タ 出力 IDDR レ ジ ス タ 出力。

C ク ロ ッ ク 入力ポー ト C ピ ンは、 ク ロ ッ ク 入力ピ ン を示す。

CE ク ロ ッ ク イ ネ ー ブ ルポー ト

イ ネーブル ピ ンは、DDR フ リ ッ プ フ ロ ッ プへのデー タ の 読み込みを制御す る 。Low の場合、 ク ロ ッ ク 遷移は無視 さ れ、DDR フ リ ッ プ フ ロ ッ プに新 し いデー タ は読み込まれな い。CE ^が High ^{にな る と 、}DDR フ リ ッ プ フ ロ ッ プに新 し いデー タ が読み込まれ る 。

D デー タ 入力 (DDR) IOB か ら の IDDR レ ジ ス タ 入力。

SR セ ッ ト/リ セ ッ ト 同期/非同期セ ッ ト/リ セ ッ ト ピ ン。SR は High にアサー ト さ れ る 。

ug471_c2_06_090810

C CE D

SR

Q1 IDDR Q2

IDDR ^の VHDL ^{お よび} Verilog のテ ン プ レー ト

『7 ^{シ リ ーズ} FPGA ^{ラ イ ブ ラ リ ガ イ ド 』 に、}VHDL ^{お よ び} Verilog ^{を使用 し た} IDDR プ リ ミ テ ィ ブ の イ ン ス タ ン シエーシ ョ ンのテ ンプ レー ト があ り ます。

ILOGIC ^{タ イ ミ ング モデル}

こ のセ ク シ ョ ンでは、ILOGIC ブ ロ ッ ク に関す る さ ま ざ ま な リ ソ ース の タ イ ミ ン グについて説明 し ます。

ILOGIC ^{タ イ ミ ング特性}

図2-9 に、ILOGIC レ ジ ス タ の タ イ ミ ン グ を 示 し ま す。IDELAY を 使用す る 場合、T_IDOCKは T_IDOCKDに変わ り ます。

ク ロ ッ ク イ ベン ト 1

• ク ロ ッ ク イ ベン ト 1 よ り T_ICE1CK前に、入力レ ジ ス タ の CE1 入力で入力 ク ロ ッ ク イ ネーブル 信号が High (^有効) にな る と 、 入力レ ジ ス タ でのデー タ 受信が可能にな り ます。

• ク ロ ッ ク イ ベン ト 1 よ り T_IDOCK時間前に、 入力レ ジ ス タ の D 入力で入力信号が High (有効) にな り 、 ク ロ ッ ク イ ベン ト 1 ^{よ り} T_ICKQ時間後に入力レ ジ ス タ の Q1 出力に反映 さ れます。

表 2-2 : IDDR ^属性

属性名 説明 設定可能な値

DDR_CLK_EDGE ク ロ ッ クエ ッ ジに対す る IDDR の動 作モー ド を設定

OPPOSITE_EDGE (デ フ ォ ル ト)、 SAME_EDGE^、

SAME_EDGE_PIPELINED INIT_Q1 Q1 ポー ト の初期値を設定 0 (デフ ォ ル ト)、1

INIT_Q2 Q2 ポー ト の初期値を設定 0 (デフ ォ ル ト)、1 SRTYPE ク ロ ッ ク (C) のセ ッ ト/リ セ ッ ト

タ イ プ

ASYNC (デフ ォ ル ト)、SYNC

X-Ref Target - Figure 2-9

図 2-9 : ILOGIC 入力レ ジス タ の タ イ ミ ング特性

1 2 3 4 5

CLK

D

CE1

SR Q1

T_ICKQ T_ICKQ

T_IDOCK

T_ICE1CK

T_ISRCK

ug471_c2_07_090810

ILOGIC ^{リ ソ ース}

ク ロ ッ ク イ ベン ト 4

• ク ロ ッ ク イ ベン ト 4 よ り T_ISRCK前に、SR 信号 (こ の場合、同期 リ セ ッ ト と し て設定) が High (^有効) にな っ て入力 レ ジ ス タ が リ セ ッ ト さ れ、 ク ロ ッ ク イ ベン ト 4 ^{よ り} T_ICKQ^後に IOB ^の Q1 出力に反映 さ れます。

DDR ^{モー ド} ILOGIC の タ イ ミ ング特性

図2-10 ^に、IDDR モー ド を使用 し た ILOGIC の タ イ ミ ン グ特性を示 し ます。IDELAY ^{を使用す る} 場合、T_IDOCKは T_IDOCKDに変わ り ます。 こ の例は、OPPOSITE_EDGE モー ド の IDDR を使用 し た も のです。 その他のモー ド を使用す る 場合は、107ページの図2-7 に示す適切な レ イ テ ン シ を追 加 し て く だ さ い。

ク ロ ッ ク イ ベン ト 1

• ク ロ ッ ク イ ベン ト 1 よ り T_ICE1CK前に、 両方の DDR 入力レ ジ ス タ の CE1 入力で入力 ク ロ ッ ク イ ネーブル信号が High (有効) にな る と 、 入力レ ジ ス タ でのデー タ 受信が可能にな り ます。

2 つの DDR レ ジ ス タ は、CE1 お よ び D 信号を共有 し てい る ため、CLK の立ち上が り エ ッ ジ お よ び立ち下が り エ ッ ジ間で こ れ ら の信号を ト グルす る 場合は注意が必要です。

• ま た、両エ ッ ジに対す る レ ジ ス タ のセ ッ ト ア ッ プタ イ ム も 満たす必要があ り ます。 ク ロ ッ ク イ ベン ト 1 (CLK の立ち上が り エ ッ ジ) よ り T_IDOCK前に、 両方の レ ジ ス タ の D 入力で入力信号 が High (有効) にな り 、ク ロ ッ ク イ ベン ト 1 よ り T_ICKQ後に入力レ ジ ス タ 1 の Q1 出力に反映

さ れます。

ク ロ ッ ク イ ベン ト 4

• ク ロ ッ ク イ ベン ト 4 (CLK の立ち下が り エ ッ ジ) よ り T_IDOCK前に、 両方の レ ジ ス タ の D 入力 で入力信号が Low (有効) にな り 、 ク ロ ッ ク イ ベン ト 4 よ り T_ICKQ後に入力レ ジ ス タ 2 の Q2 出力に反映 さ れます (こ の場合は変化 し ない)。

ク ロ ッ ク イ ベン ト 9

• ク ロ ッ ク イ ベン ト 9 よ り T_ISRCK時間前に SR 信号 (こ の場合、 同期 リ セ ッ ト と し て設定) が High (有効) にな り 、 ク ロ ッ ク イ ベン ト 9 よ り T_ICKQ時間後に Q1 が リ セ ッ ト さ れ、 ク ロ ッ ク

イ ベン ト 10 よ り T_ICKQ時間後に Q2 が リ セ ッ ト さ れます。

X-Ref Target - Figure 2-10

図 2-10 : IDDR ^{モー ド} ILOGIC の タ イ ミ ング特性 (OPPOSITE_EDGE ^{モー ド})

1 2 3 4 5 6 7 8 9 10 11

T_IDOCK

T_ICE1CK

T_ISRCK

T_ICKQ T_ICKQ

T_ICKQ

T_IDOCK CLK

D

CE1 SR (Reset) Q1 Q2

T_ICKQ

UG471_c2_08_090810

表2-3 ^に、『7 ^{シ リ ーズ} FPGA デー タ シー ト 』 に記載 さ れてい る ILOGIC の ス イ ッ チ特性に関連す る タ イ ミ ン グパ ラ メ ー タ ーを示 し ます。

注記 : DDLY ピ ンの タ イ ミ ン グ図 と パ ラ メ ー タ ーは、D ピ ンの タ イ ミ ン グ図お よ びパ ラ メ ー タ ー と 同一です。

入力遅延 リ ソ ース (IDELAY)

すべての I/O ブ ロ ッ ク には、IDELAYE2 と 呼ばれ る プ ロ グ ラ ム可能な遅延プ リ ミ テ ィ ブがあ り ま す。IDELAY は、ILOGICE2/ISERDESE2 ま たは ILOGICE3/ISERDESE2 ブ ロ ッ ク に接続で き ま す。IDELAYE2 は、 キ ャ リ ブ レーシ ョ ン さ れた 31 段階 ラ ッ プア ラ ウ ン ド 式の タ ッ プ精度を持つ遅 延プ リ ミ テ ィ ブです。 遅延値は、『7 シ リ ーズ FPGA デー タ シー ト 』 を参照 し て く だ さ い。 こ の遅 延は、組み合わせ入力パ スやレ ジ ス タ 付 き の入力パ ス のいずれか ま たは両方に適用で き ます。 ま た、

フ ァ ブ リ ッ ク か ら 直接ア ク セ ス も 可能です。IDELAY は、 入力 さ れ る 信号に対 し て個別に遅延を与 え る こ と がで き ます。 タ ッ プ遅延の精度は、『7 シ リ ーズ FPGA デー タ シー ト 』 に記載 さ れた範囲 内の IDELAYCTRL 基準 ク ロ ッ ク を使用 し て継続的に調整 さ れます。

表 2-3 : ILOGIC ^{のス イ ッ チ特性}

シ ンボル 説明

セ ッ ト ア ッ プ/^{ホール ド}

T_ICE1CK/T_ICKCE1 CE1 ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド T_ISRCK/T_ICKSR SR ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド T_IDOCK/T_IOCKD D ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド T_ICOCKD/T_IOCKDD DDLY ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド 組み合わせ

T_IDI D ピ ンか ら O ピ ン ま での伝搬遅延 (遅延な し) シーケ ン シ ャル遅延

T_IDLO フ リ ッ プ フ ロ ッ プを ラ ッ チ と し て使用す る 場合の D ピ ンか ら Q1 ピ ン ま での遅延 (^{遅延な し})

T_ICKQ CLK ^{か ら} Q ^{出力ま での遅延} T_RQ SR ^{ピ ンか ら} OQ/TQ ^{出力ま での遅延}

入力遅延 リ ソ ース (IDELAY)

IDELAYE2 プ リ ミ テ ィ ブ

図2-11 ^に、IDELAYE2 プ リ ミ テ ィ ブ を示 し ます。

表2-4 に、IDELAYE2 プ リ ミ テ ィ ブで使用可能なポー ト を示 し ます。

X-Ref Target - Figure 2-11

図 2-11 : IDELAYE2 プ リ ミ テ ィ ブ

C DATAOUT

INC CE

IDATAIN REGRST LD

CINVCTRL CNTVALUEIN[4:0]

LDPIPEEN DATAIN

CNTVALUEOUT[4:0]

IDELAYE2

ug471_c2_09_011911

表 2-4 : IDELAYE2 プ リ ミ テ ィ ブ ポー ト

ポー ト 名 方向 幅 機能

C 入力 1 VARIABLE、VAR_LOAD、VAR_LOAD_PIPE モー ド で使用 さ れ る ク ロ ッ ク 入力。

REGRST 入力 1 パ イ プ ラ イ ン レ ジ ス タ 用の リ セ ッ ト 。VAR_LOAD_PIPE モー ド のみで使用。

LD 入力 1

VARIABLE モー ド の場合は、 あ ら か じ めプ ロ グ ラ ム さ れた値を IDELAYE2 プ リ ミ テ ィ ブに ロ ー ド す る 。VAR_LOAD モー ド の場合は、CNTVALUEIN の値を ロ ー ド す る 。

VAR_LOAD_PIPE モー ド の場合は、現在パ イ プ ラ イ ン レ ジ ス タ にあ る 値を ロ ー ド す る 。

CE 入力 1 イ ン ク リ メ ン ト/デ ク リ メ ン ト 機能を有効にす る 。 INC 入力 1 タ ッ プ遅延数を イ ン ク リ メ ン ト/デ ク リ メ ン ト す る 。

CINVCTRL 入力 1 ク ロ ッ ク (C) 極性を動的に反転す る 。

CNTVALUEIN 入力 5 動的に ロ ー ド 可能な タ ッ プ値 と し て FPGA ロ ジ ッ ク か ら 送信 さ れ る カ ウ ン タ ー値。

IDATAIN 入力 1 IBUF か ら IDELAY へのデー タ 入力。

DATAIN 入力 1 FPGA ロ ジ ッ ク か ら IDELAY へのデー タ 入力。

LDPIPEEN 入力 1 パ イ プ ラ イ ン レ ジ ス タ へのデー タ の ロ ー ド を有効にす る 。

DATAOUT 出力 1 2 つのデー タ 入力ポー ト (IDATAIN ま たは DATAIN) のいずれかの遅延デー タ 。 CNTVALUEOUT 出力 5 タ ッ プ値をモニ タ リ ン グす る ために FPGA へ渡す値。

ドキュメント内 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (ページ 106-112)