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7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471)

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Academic year: 2021

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(1)

7

シ リ ーズ

FPGA

SelectIO

リ ソ ース

ユーザー

ガ イ ド

UG471 (v1.4) 2014 年 5 月 13 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先しま

す。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の

上、最新情報につきましては、必ず最新英語版をご参照ください。

(2)

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改訂履歴

次の表に、 こ の文書の改訂履歴を示 し ます。 日付 バージ ョ ン 内容 2011 年 3 月 1 日 1.0 初版 2011 年 4 月 6 日 1.0.1 2ページの Disclaimer お よ び Copyright を更新。 2011 年 5 月 31 日 1.1 「新機能」 を追加。図1-15を含むデバ イ ス例お よ び20ページの partgen の例を更新。 「VRN/VRP 外部抵抗のデザ イ ン移行ガ イ ド ラ イ ン」 を追加。 図3-12を含む 「Bitslip サブモジ ュ ール」 を更新。 図 3-13 削除 : 図 3-12 のデー タ 入 力ス ト リ ーム (D) の ビ ッ ト を削除。

(3)

2012 年 7 月 20 日 1.2 表1-1の前の段落 を 更新。表1-1に LVDS シ グ ナ リ ン グ を 追加。「VCCO」 お よ び

「VCCAUX_IO」を更新。「ザ イ リ ン ク ス の DCI」を更新。VCCINTを削除。「Match_cycle

コ ン フ ィ ギ ュ レーシ ョ ンオプシ ョ ン」、「DCIUpdateMode コ ン フ ィ ギ ュ レーシ ョ ンオ プシ ョ ン」、「DCIRESET プ リ ミ テ ィ ブ」、 お よ び 「多目的 コ ン フ ィ ギ ュ レーシ ョ ンピ ンで DCI を使用」 を追加。「DCI カ ス ケー ド 接続」 を更新。図1-7の後の DCI カ ス ケー ド 接続のガ イ ド ラ イ ン を更新。表1-3の注記を更新。「7 シ リ ーズ FPGA の DCI (HP I/O バン ク 内にのみ使用可能)」 を追加。「7 シ リ ーズ FPGA の SelectIO プ リ ミ テ ィ ブ」 を 更 新。「DCI カ ス ケ ー ド 接 続」 お よ び 「VCCAUX_IO 制 約」 を 追 加。

「IBUF_LOW_PWR 属性」 、「出力スルー レー ト の属性」 、「出力駆動能力の属性」 、

「IBUF、OBUFT、IOBUF の PULLUP/PULLDOWN/KEEPER 属性」、 お よ び 「7 シ リ ーズ FPGA I/O リ ソ ー ス の VHDL/Verilog の例」 を更新。45ページの 「差動終端 属性」に「内部 VREF」を追加。表1-10の DRIVE 属性を更新。図1-41~図1-44の タ イ ト ルを更新。図1-72の追加な ど、「LVDS、LVDS_25 (低電圧差動信号)」を更新。

「SSTL (ス タ ブ直列終端 ロ ジ ッ ク)」に IN_TERM 属性を追加。表1-55に注記を追加。

「同時ス イ ッ チ出力」 を追加。

「ILOGIC リ ソ ー ス」 を更新。表2-3に、TICOCKD/TIOCKDD を追加 し 、TICE1Qを削 除。「入力遅延 リ ソ ース (IDELAY)」 を更新。表2-4の LD ポー ト の機能説明を更新。 「IDELAY ポー ト 」 の 「モジ ュ ール ロ ー ド - LD」 お よ び 「 イ ン ク リ メ ン ト/デ ク リ メ ン ト 信号 - CE、INC」 を更新 し 、「パ イ プ ラ イ ンレ ジ ス タ の ロ ー ド - LDPIPEEN」 お よ び 「パ イ プ ラ イ ン レ ジ ス タ の リ セ ッ ト - REGRST」 を追加。 表 2-5 : 制御ピ ンの説 明を削除。表2-5の IDELAY_TYPE お よ び IDELAY_VALUE に関す る 説明を更新。 「IDELAY_TYPE 属 性」 、「IDELAY_VALUE 属 性」 、 お よ び 「HIGH_PERFORMANCE_MODE 属性」 を 更新。「IDELAY タ イ ミ ン グ」 を 更新。 図2-12の前にあ る テ キ ス ト を更新。「 イ ン ク リ メ ン ト/デ ク リ メ ン ト 動作後の安定」を 更新。図2-16を含む「IDELAYCTRL」を更新。「OLOGIC リ ソ ース」に OLOGICE2 お よ び OLOGICE3 に関す る 段落を追加。「出力遅延 リ ソ ース (ODELAY) ― HR バン ク では使用不可」 の最初の段落を更新。表2-13の REGRST、LD、CNTVALUEIN、 LDPIPEEN、 お よ び CNTVALUEOUT の機能を更新。「モジ ュ ールロ ー ド - LD」 に VAR_LOAD_PIPE モ ー ド の 説 明 を 追 加。「パ イ プ ラ イ ン レ ジ ス タ の ロ ー ド -LDPIPEEN」 お よ び 「パ イ プ ラ イ ン レ ジ ス タ の リ セ ッ ト - REGRST」 を追加。「カ ウ ン ト 値の入力 - CNTVALUEIN」、「カ ウ ン ト 値の出力 - CNTVALUEOUT」、 お よ び 「 イ ン ク リ メ ン ト/デ ク リ メ ン ト 信号 - CE、INC」 を更新。 表 2-14 : 制御ピ ンの説明を 削除。表2-14の ODELAY_TYPE お よ び ODELAY_VALUE に関す る 説明を更新。 「ODELAY 属性」 を更新。「ODELAY モー ド 」 を追加。図2-26の前にあ る テ キ ス ト を更新。 143ページの 「 リ セ ッ ト 入力 - RST」 を更新。表3-2に INIT_Q お よ び SRVAL_Q 属 性を追加。「MEMORY イ ン タ ーフ ェ イ ス タ イ プ」 の図3-6後のにあ る 箇条書 き リ ス ト を更新。図3-7を更新。「ISERDESE2 の ビ ッ ト 幅拡張」、「Bitslip サブモジ ュ ール」、 お よ び「デー タパ ラ レル-シ リ アルコ ンバー タ ー」 を更新。図3-14の OCBEXTEND ピ ン を削除。表3-6の OFB お よ び TFB に関す る 説明を更新。「OSERDESE2 か ら の 出力フ ィ ー ド バ ッ ク - OFB」、「 ト ラ イ ス テー ト 制御出力 - TFB」、 お よ び158ページ の 「 リ セ ッ ト 入 力 - RST」 を 更 新。「OSERDESE2 の ク ロ ッ キ ン グ 手 法」 お よ び 「OSERDESE2 のビ ッ ト 幅拡張」 を更新。表3-11の レ イ テ ン シ を更新。「IO_FIFO の 概要」 を追加。「IO_FIFO の リ セ ッ ト 」 を更新。 付録A 「SSO ノ イ ズ解析の終端オプシ ョ ン」 を追加。 2012 年 10 月 31 日 1.3 図1-7の後にあ る 3 つ目の箇条書 き か ら XC7V1500T を削除。 日付 バージ ョ ン 内容

(4)

「VRN/VRP 外部抵抗のデザ イ ン移行ガ イ ド ラ イ ン」の最初の 2 つの段落を変更 し 、電 力 レー ト の説明を追加。図1-11お よ び図1-12の見出 し を更新。「7 シ リ ーズ FPGA

の I/O 規格におけ る DCI」の手順4 を更新。図1-14 を更新。「HR I/O バン ク のキ ャ リ ブ レーシ ョ ン さ れていない分割終端 (IN_TERM)」 の最初の段落を更新。「7 シ リ ー ズ FPGA の SelectIO プ リ ミ テ ィ ブ」に IOBUF_DCIEN、IOBUF_INTERMDISABLE、 IOBUFDS_DIFF_OUT_DCIEN、IOBUFDS_DIFF_OUT_INTERMDISABLE、 お よ び IOBUFDS_INTERMDISABLE を追加。図1-22 か ら O 出力お よ びその説明を削 除。「HSTL_ II_DCI お よ び HSTL_ II_DCI_18」 を 更 新。 「IBUFDS_DIFF_OUT_INTERMDISABLE」 、「IOBUF_DCIEN」 、 お よ び 「IOBUFDS_INTERMDISABLE」 を追加。図1-28、図1-30、図1-31、 お よ び図1-32 の接続を更新。図1-46、図1-48、図1-49、図1-50、図1-52、図1-54、図1-55、図1-56、 図1-57、図1-58、図1-60、図1-62、 お よ び図1-63 の RVRN と RVRP を 置 き 換え。

「SSTL18_II、SSTL15、SSTL135、DIFF_SSTL18_II、DIFF_SSTL15、DIFF_SSTL135」

に 注 記 を 追 加。「SSTL (ス タ ブ 直 列 終 端 ロ ジ ッ ク)」 の 5 段 落 目 を 更 新。

「SSTL18_I_DCI、DIFF_SSTL18_I_DCI」 、「SSTL18_II_DCI、SSTL_15_DCI、

SSTL135_DCI、DIFF_SSTL18_II_DCI、DIFF_SSTL_15_DCI、DIFF_ S S T L 1 3 5 _ D C I」 、「S S TL 1 8 _ I I _ D C I、SS T L _ 1 5 _ D C I、S S T L 1 3 5 _ D C I、

DIFF_SSTL18_II_DCI、DIFF_SSTL_15_DCI、DIFF_ SSTL135_DCI」 、

「SSTL18_II_T_DCI、SSTL15_T_DCI、SSTL135_T_DCI、DIFF_SSTL18_II_T_DCI、

DIFF_SSTL15_T_DCI、DIFF_ SSTL135_T_DCI」、お よ び「SSTL12、SSTL12_DCI、

SSTL12_T_DCI、DIFF_SSTL12、DIFF_SSTL12_DCI、DIFF_SSTL12_T_DCI」 か ら R/2 のテブナン等価抵抗を削除 し 、 ソ ース終端直列抵抗の説明を削除。図1-57お よ び図1-59を更新。 表1-44の後に基準 リ ス ト を追加。表1-48に注記を追加。表1-51の後の説明を更新。 表1-55の VCCO入力欄を更新。表1-56に注記 3 を追加。 図2-4の DLYIN 接続を更新。112ページの 「 ク ロ ッ ク 入力 - C」 を更新。表2-5お よ び表2-14の PIPE_SEL に関す る 説明を更新。118ページの 「 イ ン ク リ メ ン ト/デ ク リ メ ン ト 動作後の安定」 の最初の段落に VAR_LOAD の説明を追加。図2-16か ら 中央

にあ る I/O を削除。130ページの 「デー タ 出力 - DATAOUT」を更新。「ODELAY モー ド 」 の ODELAYCTRL を IDELAYCTRL. に置 き 換え。

表3-1に CLKDIVP を追加 し 、OCLK お よ び OCLKB の説明を追加。「ス ト ロ ーブ ベー ス の メ モ リ イ ン タ ー フ ェ イ ス 用の高速 ク ロ ッ ク お よ びオーバーサ ン プ リ ン グ モー ド - OCLK」 お よ び 「 リ セ ッ ト 入力 - RST」 を更新。表3-2に IOBDELAY を追 加。「MEMORY イ ン タ ーフ ェ イ ス タ イ プ」 の箇条書 き を更新。「OVERSAMPLE イ ン タ ーフ ェ イ ス タ イ プ」 の箇条書 き を更新。図3-7を更新。「Bitslip サブモジ ュ ール を 使用す る 際の ガ イ ド ラ イ ン」 で、ISERDESE2 の リ セ ッ ト に関す る 説明 を 追加。 表3-6の CLKDIV の説明文か ら Bitslip サブモジ ュ ールに関す る 文章を削除。表3-7 に TBYTE_CTL お よ び TBYTE_SRC を追加。図3-18の OQ、TQ、お よ び OBUFT.O を 1 CLK エ ッ ジ分シ フ ト 。

(5)

改訂履歴. . . 2

このユーザー

ガ イ ド について

内容 . . . 7 その他の リ ソ ース . . . 7

1

: SelectIO

リ ソ ース

I/O タ イ ルの概要. . . 9 新機能 . . . 10 SelectIO リ ソ ース の概要. . . 11 SelectIO リ ソ ース の一般的なガ イ ド ラ イ ン . . . 13

7 シ リ ーズ FPGA の DCI (HP I/O バン ク 内にのみ使用可能) . . . 15

HR I/O バン ク のキ ャ リ ブ レーシ ョ ン さ れていない分割終端 (IN_TERM) . . . 29 7 シ リ ーズ FPGA の SelectIO プ リ ミ テ ィ ブ . . . 30 7 シ リ ーズ FPGA の SelectIO の属性お よ び制約. . . 42 サポー ト さ れ る I/O 規格お よ び終端. . . 47 同 じ バン ク 内で複数の I/O 規格を併用す る 場合の規則 . . . 93 同時ス イ ッ チ出力 . . . 100

2

: SelectIO

ロ ジ ッ ク

リ ソ ース

は じ めに. . . 101 ILOGIC リ ソ ース . . . 102 入力遅延 リ ソ ース (IDELAY) . . . 110 IDELAYCTRL . . . 119 OLOGIC リ ソ ース . . . 121 出力遅延 リ ソ ース (ODELAY) ― HR バン ク では使用不可. . . 129

3

:

ア ド バン ス

SelectIO

ロ ジ ッ ク

リ ソ ース

は じ めに. . . 137 入力シ リ アル-パ ラ レルロ ジ ッ ク リ ソ ース (ISERDESE2) . . . 137 出力パ ラ レル-シ リ アルロ ジ ッ ク リ ソ ース (OSERDESE2) . . . 155 IO_FIFO の概要 . . . 167

付録

A : SSO

ノ イ ズ解析の終端オプ シ ョ ン

目次

(6)
(7)

こ のユーザー

ガ イ ド について

ザ イ リ ン ク ス 7 シ リ ーズ FPGA には、3 つの統一 さ れた FPGA フ ァ ミ リ があ り ます。 こ れ ら はす べて最 も 低い消費電力を達成す る よ う 設計 さ れてお り 、 最適な電力、 性能、 コ ス ト の実現に向けて、 標準デザ イ ン を フ ァ ミ リ 間で拡張 さ せ る こ と が可能です。Artix™-7 フ ァ ミ リ は、 量産アプ リ ケー シ ョ ン向けに開発 さ れ、最 も 低い コ ス ト と 消費電力を実現す る よ う 最適化 さ れてい ます。Virtex®-7 フ ァ ミ リ は、 最高のシ ス テ ム性能 と 容量を提供す る よ う に最適化 さ れてい ます。Kintex™-7 フ ァ ミ リ は、 対 コ ス ト 性能に最 も 優れた新 し い ク ラ ス の FPGA です。 こ のユーザーガ イ ド は、7 シ リ ーズ FPGA SelectIO™ リ ソ ース について説明 し た技術的な リ フ ァ レ ン ス です。

こ の 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザーガ イ ド 』 を含む、7 シ リ ーズ FPGA に関す る すべての資料は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト (japan.xilinx.com/7) か ら 入手で き ます。

内容

こ のユーザーガ イ ド は、 次の各章で構成 さ れてい ます。 • 第1章 「SelectIO リ ソ ース」 • 第2章 「SelectIO ロ ジ ッ ク リ ソ ース」 • 第3章 「ア ド バン ス SelectIO ロ ジ ッ ク リ ソ ース」

その他の リ ソ ース

その他の資料は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト か ら 入手で き ます。 http://japan.xilinx.com/support/documentation/index.htm シ リ コ ンや ソ フ ト ウ ェ ア、IP に関す る ア ンサーデー タ ベース を検索 し た り 、 テ ク ニ カルサポー ト の ウ ェ ブケース を開 く 場合は、 次の ウ ェ ブサ イ ト にア ク セ ス し て く だ さ い。 http://japan.xilinx.com/support

(8)
(9)

1

SelectIO

リ ソ ース

I/O

タ イルの概要

第 1 章、 第 2 章、 第 3 章で入力/出力の特性お よ び ロ ジ ッ ク リ ソ ース について説明 し ます。 第1章 「SelectIO リ ソ ース」 では、 出力 ド ラ イ バー/入力レ シーバーの電気的振舞について説明 し 、 一般的な イ ン タ ーフ ェ イ ス の例を紹介 し ます。第2章 「SelectIO ロ ジ ッ ク リ ソ ース」では、 入力お よ び出力デー タ レ ジ ス タ と その DDR (ダブルデー タ レー ト) 動作、 な ら びにプ ロ グ ラ マブル入力 遅延 (IDELAY) と プ ロ グ ラ マブル出力遅延 (ODELAY) について説明 し ます。第3章 「ア ド バン ス SelectIO ロ ジ ッ ク リ ソ ー ス」 では、 デー タ シ リ ア ラ イ ザー/デシ リ ア ラ イ ザー (SERDES) につい て説明 し ます。

7 シ リ ーズ FPGA には HP (High-Performance) お よ び HR (High-Range) I/O バン ク があ り ます。HP I/O バン ク は、最大 1.8V ま での高速 メ モ リ やその他のチ ッ プ間の イ ン タ ーフ ェ イ ス に対す る 性能要 件を満たす よ う に設計 さ れてい ます。 一方、HR I/O バン ク は、 最大 3.3V ま での幅広い I/O 規格を サポー ト す る よ う に設計 さ れてい ます。表1-1に、HP お よ び HR I/O バン ク がサポー ト す る 機能 の概要を示 し ます。 特定のデザ イ ン要件に対 し ていずれの I/O バン ク を使用すべ き か を最初に判断 す る 際は表1-1を参考に し て く だ さ い。 こ れ ら のバン ク の性能やその他の電気的要件の詳細は、 各 デバ イ ス フ ァ ミ リ のデー タ シー ト を参照 し て く だ さ い。 7 シ リ ーズ FPGA には、 さ ま ざ ま な HR と HP I/O バン ク の組み合わせが あ り ま す。 『7 シ リ ーズ FPGA 概要』 にすべてのデバ イ ス の利用可能な各バン ク 数が記載 さ れてい ます。 表 1-1 : HR および HP I/O バン クがサポー ト する機能 機能 HP I/O バン ク HR I/O バン ク 3.3V I/O 規格(1) N/A サポー ト 2.5V I/O 規格(1) N/A サポー ト 1.8V I/O 規格(1) サポー ト サポー ト 1.5V I/O 規格(1) サポー ト サポー ト 1.35V I/O 規格(1) サポー ト サポー ト 1.2V I/O 規格(1) サポー ト サポー ト LVDS シ グナ リ ン グ サポー ト(2) サポー ト

LVCMOS18 お よ び LVTTL 出力用 24mA 駆動オプシ ョ ン N/A サポー ト

VCCAUX_IO電源レール サポー ト N/A

デジ タ ル制御 イ ン ピーダ ン ス (DCI) お よ び DCI カ ス ケー ド 接続 サポー ト N/A

内部 VREF サポー ト サポー ト

(10)

新機能

7 シ リ ーズデバ イ ス は、Virtex®-6 や Spartan®-6 FPGA でサポー ト さ れてい る 機能 と 同 じ 機能を 多数サポー ト し てい ますが、 それ ら の一部は構造や機能性が変更 さ れてい ます。 変更内容を次に示 し ます。 • 2 つの異な る I/O バン ク (HR と HP) があ り 、 それぞれ複数の I/O 規格 と 機能をサポー ト し ま す。 • SSTL や HSTL な ど の メ モ リ イ ン タ ーフ ェ イ ス関連の I/O 規格で SLEW 属性をサポー ト し 、 エ ッ ジ レー ト に FAST ま たは SLOW のいずれか を選択で き る よ う にな り ま し た。 すべての I/ O 規格 の SLEW 属性 の デ フ ォ ル ト 値は SLOW で あ り 、 こ れ は従来 の FPGA フ ァ ミ リ で SLEW 属性をサポー ト し てい る すべての I/O 規格 (例 :LVCMOS、LVTTL) と 同 じ です。 ただ し 、 こ の属性は メ モ リ イ ン タ ーフ ェ イ ス規格に新 し く 追加 さ れた機能であ る ため、 こ のデフ ォ ル ト 値を変更 し ない (RTL、UCF フ ァ イ ル、 ま たは I/O プ ラ ン ニ ン グツールで指定 し ない) 場 合には、 こ れ ら の規格のデフ ォ ル ト ス ルーレー ト は、 従来フ ァ ミ リ と 比べて非常に遅 く な り ま す。 最新デザ イ ン で従来デバ イ ス と 同等の ス ルーレー ト にす る には、SLEW 属性を FAST に設定す る 必要があ り ます。表1-56に、SLEW 属性をサポー ト す る I/O 規格を示 し てい ます (その他の機能 も 記載)。 • 7 シ リ ーズ FPGA の DCI キ ャ リ ブ レーシ ョ ン回路に よ っ て、 内部終端抵抗の精度が改善 さ れ ま し た。 こ れに よ り 、 分割終端 DCI 規格では、 外部精密抵抗値の選択が異な り ます。 つま り 、 外部抵抗が タ ーゲ ッ ト テブナン等価抵抗の 2 倍に選択 さ れ る よ う にな り ます。 こ れに対 し て、 Virtex-6 FPGA やそれ以前の フ ァ ミ リ では タ ーゲ ッ ト テブナ ン等価抵抗 と 同 じ に選択 さ れ ま す。 詳細は、「ザ イ リ ン ク ス の DCI」 を参照 し て く だ さ い。 • 新機能を備えた I/O ロ ジ ッ ク デザ イ ン プ リ ミ テ ィ ブが追加 さ れま し た。 こ れ ら のプ リ ミ テ ィ ブの詳細は、第2章 「SelectIO ロ ジ ッ ク リ ソ ース」 を参照 し て く だ さ い。 IDELAY サポー ト サポー ト ODELAY サポー ト N/A IDELAYCTRL サポー ト サポー ト ISERDES サポー ト サポー ト OSERDES サポー ト サポー ト ZHOLD_DELAY N/A サポー ト 注記 : 1. すべての I/O 規格お よ び駆動能力が HP お よ び HR I/O バン ク の両方でサポー ト さ れてい る わけではあ り ま せん。表1-55の 「使用可能な I/O バン ク の タ イ プ」 の列に、 各 I/O 規格に対す る HP お よ び HR I/O バン

ク での使用可否を示 し て あ り ます。

2. LVDS は一般的に 2.5V の I/O 規格 と みな さ れてい ますが、HR お よ び HP バン ク の両方でサポー ト さ れま す。

表 1-1 : HR および HP I/O バン クがサポー ト する機能 (続き)

(11)

SelectIO リ ソ ースの概要

SelectIO

リ ソ ースの概要

すべての 7 シ リ ーズ FPGA は、 コ ン フ ィ ギ ュ レーシ ョ ン可能な SelectIO ド ラ イ バー と レ シーバー を備え、 さ ま ざ ま な標準 イ ン タ ーフ ェ イ ス に対応 し てい ます。 その充実 し た機能セ ッ ト には、 出力 駆動力お よ びス ルーレー ト のプ ロ グ ラ マブル制御、DCI (デジ タ ル制御 イ ン ピーダ ン ス) を用いたオ ンチ ッ プ終端、 内部基準電圧 (INTERNAL_VREF) の生成機能な ど があ り ます。 注記 : HR バン ク には DCI 機能があ り ません。 し たがっ て、 こ のユーザーガ イ ド の DCI に関す る 記述はいずれ も HR バン ク には適用 さ れません。 い く つかの例外を除 き 、 各 I/O バン ク には 50 本の SelectIO ピ ンがあ り ます。 各バン ク の一番端に 位置す る 2 本の ピ ンはシ ン グルエン ド の I/O 規格にのみ対応 し てい ます。 残 り の 48 本の ピ ンはシ ン グルエン ド 規格ま たは差動規格のいずれに も 使用で き ます。差動規格では 2 本の SelectIO ピ ン を 正負 (P/N) のペア と し て ま と めて使用 し ます。 すべての SelectIO リ ソ ース には入力、 出力、 お よ び ト ラ イ ス テー ト の ド ラ イ バーが含まれます。 SelectIO ピ ンは、 シ ン グルエン ド お よ び差動の さ ま ざ ま な I/O 規格に合わせて構成で き ます。 • シ ン グルエン ド I/O 規格 (例 : LVCMOS、LVTTL、HSTL、PCI、SSTL)

• 差動 I/O 規格 (LVDS、mini_LVDS、RSDS、PPDS、BLVDS、 差動 HSTL お よ び SSTL)

図1-1に、 シ ン グルエン ド (専用) HP I/O ブ ロ ッ ク (IOB) と 内部 ロ ジ ッ ク お よ びデバ イ スパ ッ ド へ の接続を示 し ます。図1-2は、 標準 HP IOB です。図1-3にシ ン グルエン ド (専用) HR IOB を示 し ます。図1-4は、 標準 HR IOB です。HP お よ び HR I/O バン ク いずれの場合 も 、 シ ン グルエン ド (専用) IOB に差動出力信号用の接続がない点を除いて、 シ ン グルエン ド (専用) IOB と 標準 IOB は 本質的に差はあ り ません。 ほ と ん ど のデバ イ ス で、 各 I/O バン ク 端に位置す る 2 本の ピ ンがシ ン グ ルエ ン ド (専用) IOB です。 各バン ク の残 り の 48 本の ピ ン に よ っ て構成 さ れ る 標準 IOB は、 シ ン グルエン ド お よ び差動 I/O 規格の ど ち ら も イ ンプ リ メ ン ト で き ます。

各 IOB は、デー タ 用の入力/出力 ロ ジ ッ ク リ ソ ース と IOB 用の ト ラ イ ス テー ト 制御を含む ILOGIC/ OLOGIC ペアに直接接続 し てい ます。第3章 「ア ド バン ス SelectIO ロ ジ ッ ク リ ソ ース」 で説明す る と お り 、ILOGIC と OLOGIC は、 それぞれ ISERDES と OSERDES と し て コ ン フ ィ ギ ュ レ ー シ ョ ン可能です。

X-Ref Target - Figure 1-1

図 1-1 : シ ングルエ ン ド (専用) HP IOB 接続図 UG471_c1_03_010711 PAD O T I PADOUT DCITERMDISABLE DIFFI_IN IBUFDISABLE

(12)

X-Ref Target - Figure 1-2

図 1-2 : 標準 HP IOB 接続図

X-Ref Target - Figure 1-3

図 1-3 : シ ングルエ ン ド (専用) HR IOB 接続図

X-Ref Target - Figure 1-4

図 1-4 : 標準 HR IOB 接続図 UG471_c1_04_010711 PAD O T I DIFFO_OUT O_OUT PADOUT DCITERMDISABLE DIFFI_IN IBUFDISABLE UG471_c1_05 _011010 PAD O T I PADOUT DIFFI_IN IBUFDISABLE UG471_c1_06_011110 PAD O T I DIFFO_OUT O_OUT PADOUT DIFFI_IN IBUFDISABLE

(13)

SelectIO リ ソ ースの一般的なガ イ ド ラ イ ン

SelectIO

リ ソ ースの一般的なガ イ ド ラ イ ン

こ のセ ク シ ョ ン では、7 シ リ ーズ FPGA の SelectIO リ ソ ー ス を使用 し て設計す る 場合の一般的な ガ イ ド ラ イ ンについて説明 し ます。

7

シ リ ーズ

FPGA

I/O

バン ク 規則

7 シ リ ーズデバ イ ス では、1 つの I/O バン ク が 50 個の IOB で構成 さ れてい ます。 バン ク の数はデ バ イ ス サ イ ズお よ びパ ッ ケージの ピ ン配置に よ り 異な り ます。 各デバ イ ス別の総 I/O バン ク 数は、 『7 シ リ ーズ FPGA 概要』 に記載 さ れてい ます。 た と えば、XC7K325T には 10 個の I/O バン ク が あ り ます。図1-5に、XC7K325T の I/O バン ク の配置列を示 し ます。 『7 シ リ ーズ FPGA パ ッ ケー ジお よ びピ ン配置ガ イ ド 』 (UG475) には、デバ イ ス/パ ッ ケージの各組み合わせに対す る I/O バン ク の情報が記載 さ れてい ます。

X-Ref Target - Figure 1-5

図 1-5 : 7 シ リ ーズ FPGA の XC7K325T I/O バン ク UG471_c1_07_032111 Bank 18 HR 50 I/0 Bank 17 HR 50 I/0 Bank 16 HR 50 I/0 Bank 15 HR 50 I/0 Bank 14 HR 50 I/0 Bank 13 HR 50 I/0 Bank 34 HP 50 I/0 Bank 33 HP 50 I/0 Bank 12 HR 50 I/0 Bank 32 HP 50 I/0

(14)

SelectIO

ピ ンの電源電圧

V

CCO

VCCOは、7 シ リ ーズの I/O 回路の主電源です。表1-55の 「VCCO (V)」 の列には、 サポー ト さ れ る 各 I/O 規格に対す る VCCOの要件 と 、 入出力お よ びオ プ シ ョ ン の内部差動終端回路に対す る VCCO要件を示 し ます。あ る I/O バン ク の VCCOピ ンはすべて を ボー ド 上の同 じ 外部電源に接続 し 、 1 つの I/O バ ン ク 内では、 全 I/O が同一の VCCO レ ベル を 使用す る よ う にす る 必要が あ り ま す。 VCCO電圧は、I/O バン ク に割 り 当て ら れた I/O 規格の要件を満たす必要があ り ます。VCCO電圧 が適切で な い場合には、 機能不全やデバ イ ス の損傷 を 招 く 可能性が あ り ま す。HR バ ン ク には、

VCCAUXを使用せずに 1.89V を超え る 電圧を供給で き ま せん (ク ラ ン プダ イ オー ド を使用す る 逆

電圧を含む)。 こ の値を超え る と デバ イ ス の損傷を招 く 可能性があ り ます。

V

REF

差動入力バ ッ フ ァ ーを伴 う シ ン グルエ ン ド I/O 規格には、 入力基準電圧 (VREF) が必要です。1 つ の I/O バン ク で VREFが必要な場合、 そのバン ク 用に 2 つの多目的 VREFピ ン を VREF入力 と し て 使用す る 必要があ り ます。7 シ リ ーズ FPGA には、INTERNAL_VREF 制約を有効に し て、 内部生 成 さ れた基準電圧を使用す る オプシ ョ ンがあ り ます。 こ の制約の詳細は、42ページの 「7 シ リ ーズ FPGA の SelectIO の属性お よ び制約」 を参照 し て く だ さ い。

V

CCAUX 補助グ ロ ーバル電源レール (VCCAUX) は、 主に 7 シ リ ーズ FPGA 内の さ ま ざ ま なブ ロ ッ ク 機能に 対す る イ ン タ ー コ ネ ク ト ロ ジ ッ ク の電源 と し て使用 さ れます。一部の I/O 規格では I/O バン ク 内の 入力バ ッ フ ァ ー回路の電源 と し て も 使用 し ます。1.8V 以下のシ ン グルエン ド I/O 規格のすべて、 お よ び 2.5V 規格 (HR I/O バン ク のみ) の一部が こ れに該当 し ます。 さ ら に VCCAUXレールは、 差動 VREF I/O 規格に使用す る バン ク の差動入力バ ッ フ ァ ー回路に も 供給 さ れます。 7 シ リ ーズのパ ワ ーオ ンお よ びパ ワ ーオ フ シーケ ン ス な ど の電源供給要件の詳細は、『7 シ リ ーズ FPGA デー タ シー ト 』 を参照 し て く だ さ い。

V

CCAUX_IO

補助 I/O (VCCAUX_IO) 電源レールは HP I/O バン ク にのみ含ま れてお り 、I/O 回路に電源を供給 し ます。詳細は、Kintex-7 デー タ シー ト お よ び Virtex-7 FPGA デー タ シー ト の 「 メ モ リ イ ン タ ーフ ェ イ ス の最大物理 イ ン タ ーフ ェ イ ス (PHY) レー ト 」 を示す表で VCCAUX_IOを参照 し て く だ さ い。 こ の表は、1.8V (デフ ォ ル ト)、 ま たは特定 タ イ プの メ モ リ イ ン タ ーフ ェ イ ス で よ り 高い周波数性能を 達成す る ためにオプシ ョ ンの 2.0V を使用 し て電力供給で き る こ と を示 し てい ます。 こ の表は、 メ モ リ イ ン タ ーフ ェ イ ス用に作成 さ れた も のですが、 タ ーゲ ッ ト ビ ッ ト レー ト に応 じ てその他の高 速シ ン グルエン ド イ ン タ ーフ ェ イ ス の VCCAUX_IOに電力を供給す る 際のガ イ ド ラ イ ンに も な り ま す。 シ ン グルエ ン ド ド ラ イ バーではな く 、 異な る タ イ プの ド ラ イ バー回路を使用す る LVDS は、 VCCAUX_IOレベルに よ っ て大 き く 影響を受け る ため、こ の表は適用で き ません。し たがっ て、LVDS の場合は、VCCAUX_IOへ適用す る 電圧レベルは問題ではあ り ません。 デフ ォ ル ト の 1.8V を使用 し た場合には、 低消費電力が実現 し 、I/O で同 じ 性能を提供 し ます。 オプシ ョ ンの 2.0V は、 シ ン グル エ ン ド ド ラ イ バーでサポー ト さ れてい る 最速ビ ッ ト レー ト を実現す る ために、 性能を少 し で も 向 上 さ せ る 必要があ る 場合に使用で き ます。

I/O ネ ッ ト お よ びプ リ ミ テ ィ ブ VCCAUX_IO にはデザ イ ン制約があ り ます。 バン ク の VCCAUX_IO ピ ン を 2.0V に設定す る 場合には、 こ の制約をデザ イ ン に適用す る 必要があ り ます。 こ の制約の詳 細は、42ページの 「7 シ リ ーズ FPGA の SelectIO の属性お よ び制約」 を参照 し て く だ さ い。

VCCAUX_IOピ ンは、Kintex-7 お よ び Virtex-7 デバ イ スパ ッ ケージ内で 3 つま たは 4 つの HP I/O

バン ク グループに分かれて接続 さ れ ま す。 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) の 「パ ッ ケージ フ ァ イ ル」 の章に ASCII パ ッ ケージ フ ァ イ ルへの リ ン ク があ り 、 「デバ

(15)

7 シ リ ーズ FPGA の DCI (HP I/O バン ク内にのみ使用可能)

イ ス の図」 の章にあ る 図では、 ど のデバ イ ス/パ ッ ケージの組み合わせに、VCCAUX_IOピ ン を備え た HP I/O バン ク が含まれてい る のか を示 し てい ます。ASCII パ ッ ケージフ ァ イ ルでは、 ど のバン

ク の VCCAUX_IO ピ ン が パ ッ ケ ー ジ 内 で 同 じ グ ル ー プ に 含 ま れ て い る か を 示 し て い ま す。

VCCAUX_IOパ ッ ケージピ ン名は VCCAUX_IO_G# (# は、 内部グループ番号を表す) と な り ます。

パ ッ ケージ フ ァ イ ルには 「VCCAUX Group」 と い う 名前の列があ り 、 すべての I/O ピ ン において、 I/O バン ク が関連付け ら れてい る VCCAUX グループ を示 し てい ます。 同 じ VCCAUX_IOグループ 内にあ る すべての I/O ピ ンには、 ネ ッ ト ま たはプ リ ミ テ ィ ブ上に互換性のあ る VCCAUX_IO 制約 を適用す る 必要があ り ます。 同 じ グループ内にあ る すべての VCCAUX_IOピ ンは、 ボー ド 上の同 じ 電源レールに接続 さ れ る 必要があ り ます。Kintex-7 デバ イ ス の FBG パ ッ ケージには、VCCAUX_IO ピ ンが含まれてい ますが内部接続 さ れてい ません。その代わ り 、 こ れ ら のパ ッ ケージのすべての HP I/O は、 メ イ ンの VCCAUXレールか ら 電源供給 さ れます。

7

シ リ ーズ

FPGA

DCI (HP I/O

バン ク内にのみ使用可能

)

は じ めに

FPGA が大規模化 し 、 シ ス テ ム ク ロ ッ ク が高速化す る につれ、PC ボー ド のデザ イ ンお よ び製造は さ ら に困難にな り ます。 エ ッ ジ レー ト が高速にな っ てい る ため、 シ グナル イ ン テ グ リ テ ィ を維持 す る こ と が重要な課題 と な り ます。PC ボー ド ト レース を適切に終端接続 し て、 反射お よ び リ ン ギ ン グ を防 ぐ必要があ り ます。 従来型の ト レース終端方法では、 出力/入力に抵抗を追加 し て レ シーバー/ド ラ イ バーイ ン ピーダ ン ス と ト レース イ ン ピーダ ン ス を整合 さ せます。 し か し 、 デバ イ ス の I/O 数が増加 し た場合、 デバ イ ス ピ ン付近に抵抗を追加す る と ボー ド 面積 と コ ン ポーネ ン ト 数が増加 し 、物理的に こ の方法を使用 で き ない場合があ り ます。 そ こ でザ イ リ ン ク スは、 デジ タ ル制御 イ ン ピーダ ン ス (DCI) テ ク ノ ロ ジ を開発 し 、 こ れ ら の問題を克服 し てシ グナルイ ン テ グ リ テ ィ を実現 し ま し た。 I/O 規格に応 じ て DCI は、 ド ラ イ バーの出力 イ ン ピーダ ン ス を調整す る か、 ド ラ イ バーお よ び レ シーバー (ま たは、 そのいずれか) に並列終端を追加 し 、 伝送 ラ イ ンの特性 イ ン ピーダ ン ス を正確に 整合 さ せます。DCI は こ れ ら の イ ン ピーダ ン ス を I/O 内で能動的に調整 し 、VRN お よ び VRP ピ ン に接続 さ れた外部の高精度基準抵抗を キ ャ リ ブ レーシ ョ ン し ます。 こ れに よ っ て、 プ ロ セ ス に よ る I/O イ ン ピーダ ン ス の変化が調整 さ れ ます。 さ ら に、 温度や電源電圧に対 し て も 連続的に イ ン ピー ダ ン ス を調整 し ます。 制御 イ ン ピーダ ン ス ド ラ イ バーを伴 う I/O 規格の場合は、 ド ラ イ バーイ ン ピーダ ン ス を 2 つの基 準抵抗に一致 さ せ る か、 基準抵抗の 1/2 の値に一致 さ せます。 並列終端を用い る I/O 規格の場合、DCI は ト ラ ン ス ミ ッ タ ー と レ シーバーの両方を並列終端 し ま す。 その結果、 ボー ド 上に終端抵抗を配置す る 必要がな く な り 、 ボー ド 配線の複雑 さ や コ ン ポーネ ン ト 数を抑え る こ と がで き 、 ス タ ブ反射を な く す こ と に よ り シ グナルイ ン テ グ リ テ ィ を向上で き ま す。 ス タ ブでの反射は、終端抵抗が伝送 ラ イ ンの端部か ら 遠 く に配置 さ れてい る 場合に発生 し ます。 DCI を使用す る と 終端抵抗が出力 ド ラ イ バー ま たは入力バ ッ フ ァ ーに可能な限 り 近 く 配置 さ れ る ため、 ス タ ブ反射は生 じ ま せん。7 シ リ ーズ FPGA では HP I/O バン ク でのみ DCI が使用で き ま す。HR I/O バン ク では使用で き ません。

(16)

ザイ リ ン ク スの

DCI

DCI では、I/O バン ク ご と に多目的の基準電圧ピ ン を 2 つ使用 し 、 ド ラ イ バーの イ ン ピーダ ン ス ま たはそのバン ク のすべての I/O に対す る 並列終端の値を制御 し ます。N 基準電圧ピ ン (VRN) は、基 準抵抗で VCCO にプルア ッ プ し 、P 基準電圧ピ ン (VRP) は、 別の基準抵抗でグ ラ ン ド にプルダ ウ ンす る 必要があ り ます。 各基準抵抗の値は、PC ボー ド ト レース の特性 イ ン ピーダ ン ス と 等 し く す る か、 その 2 倍の値に し ます。 デザ イ ンに DCI を イ ンプ リ メ ン ト す る 手順は次の と お り です。

1. HP I/O バン ク に DCI I/O 規格を指定 し ます (表1-2お よ び表1-3参照)。

2. VRN 多目的ピ ン を同 じ バン ク の VCCO レールに接続 さ れた精密抵抗へ接続 し ます。 3. VRP 多目的ピ ン を グ ラ ン ド に接続 さ れた精密抵抗へ接続 し ます。

こ の後のセ ク シ ョ ン では、 異な る I/O 規格に対 し て VRN と VRP の精密抵抗値を判断す る 方法に つい て説明 し ま す。 各バ ン ク では、VRN/VRP 抵抗を 1 組のみ使用 し て、 各バ ン ク 内のすべての DCI 規格が同 じ 外部抵抗値を使用で き る よ う に し ます。 同 じ I/O バン ク のカ ラ ム で複数の I/O バン ク が DCI を使用 し 、 こ れ ら の I/O バン ク がすべて同 じ VRN/VRP 抵抗値を使用す る 場合は、 内部 の VRN と VRP ノ ー ド を カ ス ケー ド 接続で き る ため、 その I/O カ ラ ム にあ る すべての I/O バン ク に対 し て 1 組の ピ ン のみ精密抵抗へ接続す る だけ と な り ま す。 こ のオプシ ョ ンは DCI カ ス ケー ド 接続 と 呼ばれ、18ページの 「DCI カ ス ケー ド 接続」 で詳 し く 説明 し てい ます。 ま た、 こ のセ ク シ ョ ンでは、I/O バン ク が同 じ I/O バン ク カ ラ ム を共有す る 場合の判断方法について も 説明 し てい ます。 バン ク で DCI I/O 規格が使用 さ れていない場合は、 こ れ ら の ピ ン を通常の I/O ピ ン と し て使用で き ます。 ピ ンの詳細は、 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) を参照 し て く だ さ い。

DCI では I/O の ト ラ ン ジ ス タ のオン/オ フ を切 り 替え る こ と に よ り 、I/O の イ ン ピーダ ン ス を調整 し ます。 イ ン ピーダ ン ス は、外部基準抵抗に一致す る よ う 調整 さ れます。 こ の調整はデバ イ ス の ス タ ー ト ア ッ プシーケ ン ス中に行われます。 デフ ォ ル ト では、 第 1 段階の イ ン ピーダ ン ス の調整が終了す る ま で DONE ピ ンは High に遷移 し ません。 DCI のキ ャ リ ブ レーシ ョ ンは、DCIRESET プ リ ミ テ ィ ブ を イ ン ス タ ン シエー ト す る こ と で リ セ ッ ト で き ます。デバ イ ス の動作中に DCIRESET プ リ ミ テ ィ ブへの RST 入力を ト グルす る と 、DCI ス テー ト マシ ンが リ セ ッ ト さ れ、 キ ャ リ ブ レーシ ョ ン プ ロ セ ス が再開 さ れます。DCI を使用す る す べての I/O は、DCIRESET ブ ロ ッ ク か ら の LOCKED 出力がアサー ト さ れ る ま で使用で き ません。 こ の機能は、デバ イ ス の電源投入か ら 規定の動作状態にな る ま での間に温度/供給電源が大幅に変化 す る アプ リ ケーシ ョ ンで有効です。 制御 イ ン ピーダ ン ス出力 ド ラ イ バーの場合は、 イ ン ピーダ ン ス を基準抵抗に一致 さ せ る か、 基準抵 抗の 1/2 に一致 さ せ る こ と がで き ます。 オンチ ッ プ終端では、 終端は常に基準抵抗に一致す る よ う 調整 さ れます。 DCI 制御 イ ン ピーダ ン ス ド ラ イ バーをサポー ト す る I/O 規格の場合、出力 ド ラ イ バーを次の タ イ プ に設定で き ます。 • 「制御 イ ン ピーダ ン ス ド ラ イ バー (ソ ース終端)」 • 「 イ ン ピーダ ン ス が 1/2 の制御 イ ン ピーダ ン ス ド ラ イ バー (ソ ース終端)」

並列終端をサポー ト す る I/O 規格の場合、DCI が電圧レベル VCCO/2 へのテブナン等価回路、 ま た は分割終端抵抗を構成 し ます。 ま た、 次の よ う な I/O 規格の命名規則があ り ます。

• I/O 規格が入力、 出力、 双方向ピ ンのいずれに使用 さ れ る かにかかわ ら ず、I/O に常に分割終端 抵抗が接続 さ れ る 場合は、 規格名に DCI を付加 し ます。

(17)

7 シ リ ーズ FPGA の DCI (HP I/O バン ク内にのみ使用可能) • 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態の場合にのみ分割終端抵抗が使用 さ れ る 場合は、I/O 規 格名に T_DCI を付加 し ます。

Match_cycle

コ ン フ ィ ギ ュ レーシ ョ ン

オプ シ ョ ン

Match_cycle は、DCI ロ ジ ッ ク が外部基準抵抗に対 し て最初の一致 (キ ャ リ ブ レーシ ョ ン) を達成す る ま で、FPGA コ ン フ ィ ギ ュ レーシ ョ ン シーケ ン ス の最後で ス タ ー ト ア ッ プシーケ ン ス を任意で 停止 さ せ る こ と がで き る コ ン フ ィ ギ ュ レーシ ョ ンオプシ ョ ンです。 こ のオプシ ョ ンは、DCI の整合 と も 言われ ます。Match_cycle オプシ ョ ン の詳細は、 『7 シ リ ーズ FPGA コ ン フ ィ ギ ュ レーシ ョ ン ユーザーガ イ ド 』 (UG470) の第 1 章 「 コ ン フ ィ ギ ュ レーシ ョ ンの概要」 を参照 し て く だ さ い。 デザ イ ン で こ のオプシ ョ ン を呼び出 し 、 特定の ス タ ー ト ア ッ プサ イ ク ルを指定す る 方法は、 『 コ マ ン ド ラ イ ンツールユーザーガ イ ド 』 (UG628) の Match_cycle オプシ ョ ン を参照 し て く だ さ い。

DCIUpdateMode

コ ン フ ィ ギ ュ レーシ ョ ン

オプ シ ョ ン

DCIUpdateMode は、DCI 回路が VRN お よ び VRP 基準抵抗へ イ ン ピーダ ン ス整合を ア ッ プデー ト す る 頻度を指定す る コ ン フ ィ ギ ュ レ ーシ ョ ンオプシ ョ ン です。 こ のオプシ ョ ン はデフ ォ ル ト で AsRequired に設定 さ れてい ますが、 ザ イ リ ン ク ス の イ ン プ リ メ ン テーシ ョ ン ツールでは Quiet と い う オプシ ョ ン値 も 使用で き ます。DCIUpdateMode コ ン フ ィ ギ ュ レーシ ョ ンオプシ ョ ンの設定値 は次の と お り です。 • AsRequired : デバ イ ス の初期化時に最初の イ ン ピーダ ン ス調整が行われ、 その後はデバ イ ス動 作中に必要に応 じ て動的に イ ン ピーダ ン ス調整が行われます (デフ ォ ル ト)。

• Continuous : 7 シ リ ーズ FPGA では、 こ の値が無効です (デフ ォ ル ト 値 AsRequired へ戻 る)。 • Quiet : デバ イ ス の初期化時に最初の イ ン ピーダ ン ス調整が行われ、DCIRESET プ リ ミ テ ィ ブ

を含むデザ イ ン では、 こ のプ リ ミ テ ィ ブで RST ピ ン がアサー ト さ れ る ご と に調整が行われ ま す。

DCIUpdateMode オプシ ョ ンは、DCI 回路を正常に動作 さ せ る ためにデフ ォ ル ト の AsRequired を 使用す る こ と を強 く 推奨 し ます。 こ のオプシ ョ ン を Quiet に設定す る 必要があ る 場合には、『 コ マ ン ド ラ イ ンツールユーザーガ イ ド 』 (UG628) を参照 し て く だ さ い。

DCIRESET

プ リ ミ テ ィ ブ

DCIRESET は、 デザ イ ンが通常動作 し てい る 間に DCI コ ン ト ロ ー ラ ーの ス テー ト マシ ン を リ セ ッ ト す る 機能 を 提供す る ザ イ リ ン ク ス デザ イ ン プ リ ミ テ ィ ブ で す。DCIUpdateMode が Quiet ( 「DCIUpdateMode コ ン フ ィ ギ ュ レーシ ョ ンオプシ ョ ン」参照) に設定 さ れてい る 場合や次に説明す る よ う な場合 (DCI を使用す る よ う に設定 さ れた多目的ピ ン を使用す る 場合) でない限 り 、こ のプ リ ミ テ ィ ブはほ と ん ど使用 し ません。DCIRESET プ リ ミ テ ィ ブの詳細は、 『7 シ リ ーズ FPGA ラ イ ブ ラ リ ガ イ ド (HDL 用)』 (UG768) を参照 し て く だ さ い。

多目的 コ ン フ ィ ギ ュ レーシ ョ ン

ピ ン で

DCI

を使用

7 シ リ ーズ FPGA には、I/O バン ク 0 の中に コ ン フ ィ ギ ュ レーシ ョ ン機能専用の ピ ン があ り ます。 その他、 バン ク 14 お よ びバン ク 15 の中には多目的 (汎用) ピ ン と 呼ばれ る I/O ピ ンがあ り 、 こ れ ら は コ ン フ ィ ギ ュ レーシ ョ ンに も 使用で き ます。 ただ し 、 多目的ピ ンは コ ン フ ィ ギ ュ レーシ ョ ン完 了後に通常の I/O ピ ンへ切 り 替わ り ま す。I/O バ ン ク 14 ま たは 15 に あ る こ れ ら の多目的 ピ ン が ユーザーデザ イ ンの DCI I/O 規格に割 り 当て ら れてい る 場合には、DCIRESET プ リ ミ テ ィ ブ も デ ザ イ ンに含めて使用す る 必要があ り ます。 こ の場合、 デザ イ ンは DCIRESET の RST 入力をパルス し た後、LOCKED 信号がアサー ト さ れ る ま で待機 し てか ら 、DCI 規格を使用す る 多目的ピ ンのユー

(18)

ザー入力 ま たは出力を使用す る よ う に し て く だ さ い。 多目的 コ ン フ ィ ギ ュ レ ーシ ョ ン I/O ピ ンは、 コ ン フ ィ ギ ュ レーシ ョ ン ピ ン と し て機能す る 必要があ る ため、通常のデバ イ ス初期化プ ロ セ ス中に 実行 さ れ る 最初の DCI 調整を無視 し ます。

結果、DCIRESET プ リ ミ テ ィ ブが使用 さ れてお ら ず、DCIUpdateMode が AsRequired に設定 さ れ てい る 場合には、 こ れ ら の ピ ンが通常 I/O ピ ンへ切 り 替わっ た後、 コ ン フ ィ ギ ュ レーシ ョ ン完了時 か ら DCI キ ャ リ ブ レーシ ョ ンアルゴ リ ズ ムが こ れ ら の ピ ンの DCI 設定を ア ッ プデー ト す る ま での 間に予測で き ない遅延が生 じ ます。DCIRESET が使用 さ れてお ら ず、DCIUpdateMode が Quiet に 設定 さ れてい る 場合には、 こ れ ら の ピ ンに DCI 値が設定 さ れ る こ と はあ り ません。 こ の場合、 制御 イ ン ピーダ ン ス DCI I/O 規格 (LVDCI_18 な ど) は、 常にハ イ イ ン ピーダ ン ス状態で動作 し 、 分割 終端 DCI I/O 規格 (SSTL15_DCI な ど) は、 常に内部終端が な い状態で動作 し ま す。 デザ イ ン に DCIRESET プ リ ミ テ ィ ブ を含めて使用す る と 、 多目的ピ ンは DCI I/O 規格を使用 し て問題な く 動 作で き る よ う にな り ます。

DCI

カ スケー ド 接続

DCI I/O 規格を使用す る 7 シ リ ーズ FPGA の HP I/O バン ク には、 ほかの HP I/O バン ク か ら DCI イ ン ピ ーダ ン ス 値を取得す る と い う オプ シ ョ ン が あ り ま す。図1-6に示す よ う に、 各 I/O の イ ン ピーダ ン ス を制御す る ため、 デジ タ ル制御バ ス がバン ク 内全体に分散 さ れてい ます。 DCI を カ ス ケー ド 接続す る 場合、I/O バン ク (マ ス タ ーバン ク) では VRN/VRP ピ ンに外部基準抵 抗を付け る 必要があ り ます。HP I/O バン ク カ ラ ム内にあ る ほかのバン ク (ス レーブバン ク) では、 VRN/VRP ピ ンに外部抵抗がな く て も マ ス タ ーバン ク と 同 じ イ ン ピーダ ン ス の DCI 規格を使用で き ます。 カ ス ケー ド 接続 さ れたバン ク の DCI イ ン ピーダ ン ス は、I/O マ ス タ ーバン ク に よ っ て制御 さ れます。

X-Ref Target - Figure 1-6

1-6 : バン ク内での DCI 使用

UG471_c1_08_101810

DCI

VRN/VRP

From Bank Above

From Bank Below To

Local Bank

(19)

7 シ リ ーズ FPGA の DCI (HP I/O バン ク内にのみ使用可能)

図1-7に、 複数 I/O バン ク をサポー ト す る DCI カ ス ケー ド 接続を示 し ます。 こ の図では、 バン ク B を マ ス タ ー I/O バン ク 、 バン ク A と C を ス レーブ I/O バン ク と みなす こ と がで き ます。

X-Ref Target - Figure 1-7

図 1-7 : 複数 I/O バン ク をサポー ト する DCI カ スケー ド 接続 UG471_c1_09_011811 DCI VRN/VRP Bank A Bank B Bank C To Local Bank To Local Bank To Local Bank To Banks Above (When Cascaded) To Banks Below (When Cascaded)

(20)

DCI カ ス ケー ド 接続を実行す る 際のガ イ ド ラ イ ンは次の と お り です。 • DCI カ ス ケー ド 接続は、HP I/O バン ク のカ ラ ムでのみ許可 さ れます。 • マ ス タ ーお よ びス レーブ SelectIO バン ク は、 デバ イ ス上の同 じ HP I/O カ ラ ム上に配置 さ れ る 必要があ り 、 イ ン タ ーポーザー境界があ る 場合を除 き 、 カ ラ ム全体に広が る こ と がで き ます。 • ス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト(SSI) テ ク ノ ロ ジ を採用 し てい る 大規模 Virtex-7 デバ イ ス (XC7V2000T、XC7VX1140T な ど) では、 イ ン タ ーポーザー境界を ま たがっ て DCI を カ ス ケー ド 接続で き ません。 こ れ ら のデバ イ ス の イ ン タ ーポーザー境界で分け ら れた I/O バン ク は、 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) の 「ダ イ レベルでのバン ク 番号の概要」 にあ る 図を参照 し て く だ さ い。

• マ ス タ ーお よ びス レーブ I/O バン ク の VCCO と VREF (該当す る 場合) の電圧は同一です。 • 同 じ HP I/O カ ラ ムに含まれ る も のの DCI を使用 し ない I/O バン ク (パ ス スルーバン ク) は、

DCI 設定を組み合わせ る ための VCCOお よ び VREFの電圧規則に従 う 必要はあ り ません。 • DCI I/O のバン ク 互換性規則は、 すべてのマ ス タ ーお よ びス レーブバン ク で満た さ れ る 必要が

あ り ます (例 : すべてのマ ス タ ーお よ びス レーブバン ク において、 単方向終端 タ イ プ を使用す る DCI I/O 規格を 1 つのみ使用可能)。

• 同 じ I/O カ ラ ムにあ る I/O バン ク を確認す る 場合は、 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) の 「ダ イ レベルでのバン ク 番号の概要」 にあ る 図を参照 し て く だ さ い。 • DCI カ ス ケー ド 接続に関す る 詳細は、42ページの 「DCI_CASCADE 制約」 を参照 し て く だ さ い。 • 未使用の I/O バン ク の VCCOピ ン を フ ロ ーテ ィ ン グ状態に し てお く と 、 こ れ ら の ピ ンやバン ク 内の I/O ピ ン に対す る ESD 保護の レベルが低下す る ため、 ザ イ リ ン ク ス では未使用のバン ク に電源を投入す る こ と を推奨 し てい ます。 バン ク に電源が投入 さ れない場合は、DCI は こ の電 源未投入のバン ク でその ま ま カ ス ケー ド 接続で き ます。

(21)

7 シ リ ーズ FPGA の DCI (HP I/O バン ク内にのみ使用可能)

制御イ ン ピーダ ン ス

ド ラ イバー

(

ソ ース終端

)

高速ま たは高性能アプ リ ケーシ ョ ン向けにシ グナル イ ン テ グ リ テ ィ を最適化す る には、 ド ラ イ バー の出力 イ ン ピーダ ン ス を、 伝送 ラ イ ンお よ びレ シーバーの イ ン ピーダ ン ス に整合 さ せ る こ と が必要 です。 最 も 望ま し いのは、 ド ラ イ バーの出力 イ ン ピーダ ン ス と 、 駆動す る ラ イ ンの特性 イ ン ピーダ ン ス が一致 し てい る こ と です。 こ れ ら が一致 し ていない と 、 不連続性に よ っ て反射が発生す る 可能 性があ り ます。 こ の問題を解決す る ために、 設計者は駆動能力が大 き く 低 イ ン ピーダ ン ス の ド ラ イ バー ピ ン の近傍に、 外部 ソ ー ス 直列終端抵抗を接続す る 場合が あ り ま す。 その抵抗値は、 ド ラ イ バーの出力 イ ン ピーダ ン ス と の和が伝送 ラ イ ンの イ ン ピーダ ン ス にほぼ等 し く な る よ う に決定 さ れ ます。 DCI には制御 イ ン ピーダ ン ス出力 ド ラ イ バーがあ る ため、 外部に ソ ース終端抵抗を使用 し な く て も 反射を排除で き ます。 イ ン ピーダ ン ス は、 ト レース イ ン ピーダ ン ス と 同等の抵抗値であ る 外部基準 抵抗に よ り 決定 し ます。

制 御 イ ン ピ ー ダ ン ス ド ラ イ バ ー を サ ポ ー ト す る DCI I/O 規 格 は、LVDCI_15、LVDCI_18、 HSLVDCI_15、HSLVDCI_18、HSUL_12_DCI、DIFF_HSUL_12_DCI です。図1-8に、7 シ リ ー ズデバ イ ス の制御 ド ラ イ バーを示 し ます。

イ ン ピーダ ン スが

1/2

の制御イ ン ピーダ ン ス

ド ラ イバー

(

ソ ース終端

)

DCI は、 基準抵抗の 1/2 イ ン ピーダ ン ス の ド ラ イ バー と し て機能 さ せ る こ と も 可能です。 基準抵抗 が 2 倍にな る と 、 こ れ ら の抵抗を通 る 静止電流が 1/2 に減少 し ます。 イ ン ピーダ ン ス が 1/2 の制御 イ ン ピーダ ン ス ド ラ イ バーをサポー ト す る DCI I/O 規格は、LVDCI_DV2_15 と LVDCI_DV2_18 です。

図1-9に、7 シ リ ーズデバ イ ス内の イ ン ピーダ ン ス が 1/2 の制御 ド ラ イ バーを示 し ます。 イ ン ピー ダ ン ス Z0 と 整合 さ せ る には、 基準抵抗 R を 2 × Z0に し ます。

X-Ref Target - Figure 1-8

図 1-8 : 制御イ ン ピーダ ン ス ド ラ イバー UG471_c1_10_101810 IOB

R

7 Series FPGA HP Bank DCI

Z

0

X-Ref Target - Figure 1-9

図 1-9 : イ ン ピーダ ン スが 1/2 の制御イ ン ピーダ ン ス ド ラ イバー UG471_c1_11_101810 IOB

R/2

7 Series FPGA HP Bank DCI

Z

0

(22)

分割終端

DCI (VCCO/2

へのテ ブナ ン等価終端

)

HSTL や SSTL な ど の一部の I/O 規格は、VCCO/2 の電圧の VTTに終端す る 、 入力終端抵抗 (R) が 必要です (図1-10参照)。 分割終端 DCI は、2 倍の抵抗値 (2R) に よ る テブナン等価回路を構成 し ます。 一方を VCCOに終端 し 、 も う 一方はグ ラ ン ド に終端接続 し てい ます。 分割終端 DCI は こ の方法に よ っ て、VCCO/2 に終 端す る 等価回路を提供 し ます。2R 終端抵抗は、 外部の基準抵抗器で設定 し ます。 た と えば、VCCO/ 2 への 50Ωテブナン等価並列終端回路を実現す る には、VRN と VRP ピ ンに 100Ωの外部高精度抵 抗が必要にな り ます。表1-2に、 分割終端をサポー ト す る DCI 入力規格を示 し ます。

X-Ref Target - Figure 1-10

図 1-10 : DCI を使用 し ない 1/2 VCCOの入力終端

R

UG471_c1_12_011811

V

CCO

/2

V

REF IOB

Z

0 7 Series FPGA

表 1-2 : 分割終端 DCI をサポー ト する全 DCI I/O 規格

HSTL_I_DCI DIFF_HSTL_I_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI

HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL18_II_DCI DIFF_SSTL18_II_DCI HSTL_II_DCI DIFF_HSTL_II_DCI SSTL18_II_T_DCI DIFF_SSTL18_II_T_DCI HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18 SSTL15_DCI DIFF_SSTL15_DCI HSTL_II_T_DCI DIFF_HSTL_II_T_DCI SSTL15_T_DCI DIFF_SSTL15_T_DCI HSTL_II_T_DCI_18 DIFF_HSTL_II_T_DCI_18 SSTL135_DCI DIFF_SSTL135_DCI

SSTL135_T_DCI DIFF_SSTL135_T_DCI SSTL12_DCI DIFF_SSTL12_DCI SSTL12_T_DCI DIFF_SSTL12_T_DCI

(23)

7 シ リ ーズ FPGA の DCI (HP I/O バン ク内にのみ使用可能)

図1-11に、7 シ リ ーズデバ イ ス の分割終端 DCI を示 し ます。

VRN/VRP

外部抵抗のデザイ ン移行ガ イ ド ラ イ ン

DCI 機能を持つ従来のザ イ リ ン ク ス FPGA フ ァ ミ リ の場合、VRN や VRP ピ ンに接続 さ れた外部 基準抵抗 と はわずかに異な る 回路が分割終端 イ ン ピーダ ン ス のキ ャ リ ブ レーシ ョ ンに使用 さ れてい ま し た。Virtex-6 FPGA の DCI では、 分割終端回路の各側は外部抵抗値の 2 倍 と な る よ う にキ ャ リ ブ レーシ ョ ン さ れます。 た と えば、VCCO/2 への並列終端抵抗の値が 50Ωの と き 、Virtex-6 デバ イ ス では、VRN お よ び VRP ピ ンに 50Ωの外部抵抗が必要にな り ます。

7 シ リ ーズ FPGA の DCI では、分割終端回路の各側は外部抵抗値の 2 倍 と な る よ う にキ ャ リ ブ レー シ ョ ン さ れます。 た と えば、VCCO/2 への並列終端抵抗の値が 50Ωの と き 、7 シ リ ーズデバ イ ス で は、VRN お よ び VRP ピ ン に 100Ω の外部抵抗が必要にな り ま す。 こ れは、 制御 イ ン ピ ーダ ン ス DCI お よ び分割終端 DCI 規格の両方において、同 じ I/O バン ク (ま たはカ ス ケー ド 接続 さ れた複数 の DCI バン ク) で使用 さ れ る VRN お よ び VRP の値を選択す る 場合、 こ の違い を考慮す る こ と が 特に重要にな り ます。

Virtex-6 FPGA で、LVDCI_18 出力に 50Ωの タ ーゲ ッ ト 制御 イ ン ピーダ ン ス ド ラ イ バー、 そ し て HSTL_I_DCI_18 入力に 50Ωの タ ーゲ ッ ト 分割終端レ シーバーを備え る デザ イ ンは、VRN お よ び VRP ピ ンに 50Ωの外部抵抗を使用 し て イ ンプ リ メ ン ト で き ます。 こ れ と 同 じ デザ イ ン を 7 シ リ ー ズ FPGA へ移行す る 場合、HSTL_I_DCI_18 I/O 規格は変更 し ませんが、 外部抵抗を 100Ωに変更 し て、 制御 イ ン ピーダ ン ス ド ラ イ バーを LVDCI_DIV2_18 出力に変更す る 必要があ り ます。 こ れ で同等のデザ イ ンが完成 し ますが、 抵抗値 と I/O 規格の変更は必須 と な り ます。VRN お よ び VRP 外部抵抗には 0.05W ま たはそれ以上の定格電力を安全に使用で き ます。

X-Ref Target - Figure 1-11

1-11 : 分割終端 DCI によ る VCCO/2 への入力終端 (VRN、VRP の外部抵抗 = 2R)

2R

2R

UG471_c1_13_011811

V

CCO

V

REF IOB

Z

0

(24)

DCI

と ト ラ イ ス テー ト

DCI (T_DCI)

SSTL お よ び HSTL ク ラ ス I の I/O 規格の ド ラ イ バーは、 一方向の信号のみをサポー ト し ます。 し たがっ て、 こ の規格はデザ イ ン内の入力専用ま たは出力専用ピ ンだけに割 り 当て可能であ り 、 双方 向ピ ンには適用で き ません。SSTL お よ び HSTL ク ラ ス I の I/O 規格の I DCI バージ ョ ン では、 内 部分割終端抵抗は入力にのみ接続 さ れます (出力には接続 さ れない)。SSTL お よ び HSTL ク ラ ス II の I/O 規格の ド ラ イ バーは、 双方向 と 単方向の信号をサポー ト し ます。 し たがっ て、 こ の規格はデ ザ イ ン内の入力専用ピ ン、 出力専用ピ ン、 双方向ピ ンに適用で き ます。SSTL お よ び HSTL ク ラ ス II の I/O 規格の DCI バージ ョ ン では、 入力、 出力、 双方向ピ ン に必ず内部分割終端抵抗が付 き ま す。図1-12に、7 シ リ ーズデバ イ ス内での分割終端 ド ラ イ バーを示 し ます。 駆動中 も 分割終端 さ れてい る 場合、DCI は終端の イ ン ピーダ ン ス のみを制御 し 、 ド ラ イ バーの イ ン ピーダ ン ス は調整 し ません。 し か し 、 多 く のアプ リ ケーシ ョ ン では、 ピ ン を駆動中は常に分割終端 抵抗 を オ フ に し た方が有利な場合が あ り ま す。 ト ラ イ ス テー ト DCI (T_DCI) 規格は、 出力バ ッ フ ァ ーの駆動中は必ず分割終端抵抗を オ フ に し 、 出力が ト ラ イ ス テー ト 状態の場合 (受信時 ま たは ア イ ド ル状態な ど) のみオンにす る こ と で、 こ の要件を満たす よ う に設計 さ れてい ます。T_DCI 規 格は双方向ピ ンにのみ割 り 当て可能です。 単方向の入力ピ ンには、 同規格の DCI バージ ョ ン を使用 で き ます。単方向の出力ピ ンには、DCI ではないバージ ョ ン ま たは DCI バージ ョ ンが適用で き ます。

X-Ref Target - Figure 1-12

1-12 : DCI 分割終端を使用 し た 1/2 VCCOの終端 ド ラ イバー (VRNVRP の外部抵抗 = 2R)

2R

2R

UG471_c1_14_011811

V

CCO IOB

Z

0

(25)

7 シ リ ーズ FPGA の DCI (HP I/O バン ク内にのみ使用可能)

表1-3に、 分割終端 DCI 抵抗が常時接続 さ れ る I/O 規格を示 し ます。

表1-4に、 分割終端 DCI (T_DCI) が ト ラ イ ス テー ト 状態のみに有効にな る I/O 規格を示 し ます。 注記 : T_DCI 規格は双方向ピ ンにのみ割 り 当て可能です。

7

シ リ ーズ

FPGA

I/O

規格におけ る

DCI

表1-5に、DCI がサポー ト す る 規格を示 し ます。 表 1-3 : 分割終端 DCI が常時接続 さ れる I/O 規格

HSTL_I_DCI(1) DIFF_HSTL_I_DCI(1) SSTL18_I_DCI(1) DIFF_SSTL18_I_DCI(1) HSTL_I_DCI_18(1) DIFF_HSTL_I_DCI_18(1) SSTL18_II_DCI DIFF_SSTL18_II_DCI HSTL_II_DCI DIFF_HSTL_II_DCI SSTL15_DCI(1) DIFF_SSTL15_DCI(1) HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18 SSTL135_DCI(1) DIFF_SSTL135_DCI(1)

SSTL12_DCI(1) DIFF_SSTL12_DCI(1)

注記 :

1. ク ラ ス II 以外の HSTL お よ び SSTL I/O 規格の場合、 分割終端 DCI 抵抗は入力にのみ接続 さ れます (出力には接続 さ れない)。 こ れ ら の

規格は、 双方向ピ ンには適用で き ません。

表 1-4 : 分割終端 DCI が ト ラ イ ス テー ト 時にのみ有効 と な る I/O 規格

HSTL_II_T_DCI SSTL18_II_T_DCI DIFF_SSTL18_II_T_DCI

HSTL_II_T_DCI_18 SSTL15_T_DCI DIFF_SSTL15_T_DCI

DIFF_HSTL_II__T_DCI SSTL135_T_DCI DIFF_SSTL135_T_DCI

DIFF_HSTL_II_T_DCI_18 SSTL12_T_DCI DIFF_SSTL12_T_DCI

1-5 : 7 シ リ ーズデバイ スの全 DCI I/O 規格

LVDCI_18 HSTL_I_DCI DIFF_HSTL_I_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI LVDCI_15 HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL18_II_DCI DIFF_SSTL18_II_DCI LVDCI_DV2_18 HSTL_II_DCI DIFF_HSTL_II_DCI SSTL18_II_T_DCI DIFF_SSTL18_II_T_DCI LVDCI_DV2_15 HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18 SSTL15_DCI DIFF_SSTL15_DCI HSLVDCI_18 HSTL_II_T_DCI DIFF_HSTL_II_T_DCI SSTL15_T_DCI DIFF_SSTL15_T_DCI HSLVDCI_15 HSTL_II_T_DCI_18 DIFF_HSTL_II_T_DCI_18 SSTL135_DCI DIFF_SSTL135_DCI

SSTL135_T_DCI DIFF_SSTL135_T_DCI SSTL12_DCI DIFF_SSTL12_DCI SSTL12_T_DCI DIFF_SSTL12_T_DCI HSUL_12_DCI DIFF_HSUL_12_DCI

(26)

7 シ リ ーズデバ イ ス で DCI を適切に使用す る には、 次の手順に従っ て く だ さ い。

1. VCCO ピ ンは、 その I/O バン ク 内の IOSTANDARD に基づいて、 適切な VCCO電圧に接続 し ます。

2. IOSTANDARD 属性を使用す る か、 ま たは HDL コ ー ド で イ ン ス タ ン シエー ト し て、 ソ フ ト ウ ェ アで正 し い DCI の I/O バ ッ フ ァ ーを使用 し て く だ さ い。

3. DCI 規格では、 外部の基準抵抗を多目的ピ ン (VRN お よ び VRP) に接続す る 必要があ り ます。 こ の場合、 こ れ ら 2 つの多目的ピ ンは、DCI を使用す る I/O バン ク 内、 ま たはカ ス ケー ド 接続 し た DCI のマ ス タ ー I/O バン ク 内では汎用 I/O と し て使用で き ません。 ピ ン位置の詳細は、7 シ リ ーズの ピ ン配置表を参照 し て く だ さ い。 基準抵抗に よ っ て、VRN ピ ンは VCCO にプル ア ッ プ し 、VRP ピ ンはグ ラ ン ド にプルダ ウ ンす る 必要があ り ます。 こ の要件の例外は、DCI を カ ス ケー ド 接続 し た場合の ス レーブ I/O バン ク です。 こ の場合、VRN と VRP ピ ンは汎用 I/O と し て使用で き ます。制御 イ ン ピーダ ン ス ド ラ イ バー を伴 う DCI 規格は入力専用信号に使用で き ます。 し たがっ て I/O バン ク 内で、 こ れ ら の ピ ンのみが DCI 規格を使用す る 場合は、 外部基準抵抗を VRP/VRN ピ ンに接続す る 必要はあ り ません。こ の よ う な DCI ベース の I/O 規格 し かバン ク で 使用 さ れていない場合、 そのバン ク の VRP お よ び VRN ピ ンは汎用 I/O と し て使用で き ます。 • VRP/VRN に基準抵抗を必要 と し ない DCI 入力を表1-6に示 し ます。 4. 外部基準抵抗の値は、必要な出力 ド ラ イ バー イ ン ピーダ ン ス ま たは分割終端 イ ン ピーダ ン ス を 得 ら れ る よ う に選択す る 必要があ り ます。 た と えば、LVDCI_15 を使用す る 場合、 出力 ド ラ イ バーの イ ン ピーダ ン ス を 50Ωにす る には、VRN と VRP ピ ンの外部基準抵抗を それぞれ 50Ω に し ます。SSTL15_T_DCI を使用す る 場合、VCCO/2 へのテブナン等価終端 (R) を 50Ωにす る には、 外部基準抵抗を それぞれ 100Ω (2R) に し て く だ さ い。 ザ イ リ ン ク ス では、 想定 し た DCI ビヘ イ ビ アーを実現 さ せ る ために、VRP ピ ン と VRN ピ ンに全 く 同 じ 抵抗値を使用す る こ と を推奨 し てい ます。 5. 次の DCI I/O バン ク の規則に従っ て く だ さ い。

a. 同 じ I/O バン ク ま たは I/O バン ク のグループ (DCI カ ス ケー ド 接続の場合) のすべての入 力に対 し ては、 同 じ VREFを使用 し て く だ さ い。

b. 同 じ I/O バン ク 内のすべての入力お よ び出力に対 し て同 じ VCCOを使用 し て く だ さ い。 c. 1 つのバン ク 内で、 分割終端、 制御 イ ン ピーダ ン ス ド ラ イ バー、1/2 イ ン ピーダ ン ス の制

御 イ ン ピーダ ン ス ド ラ イ バーを併用で き ます。 表 1-6 : 基準抵抗不要の DCI 入力を使用する I/O 規格

LVDCI_18 LVDCI_DV2_18 HSLVDCI_18 HSUL_12_DCI

(27)

7 シ リ ーズ FPGA の DCI (HP I/O バン ク内にのみ使用可能)

DCI

使用例

• 図1-13に、HSTL_I_DCI お よ び HSTL_II_DCI の I/O 規格の使用例を示 し ます。 • 図1-14に、SSTL18_I_DCI お よ び SSTL18_II_DCI の I/O 規格の使用例を示 し ます。

X-Ref Target - Figure 1-13

図 1-13 : HSTL DCI の使用例 R R 2R 2R R 2R R 2R 2R 2R 2R 2R UG471_c1_15_011811 Conventional DCI Transmit Conventional Receive Conventional Transmit DCI Receive DCI Transmit DCI Receive Bidirectional Reference Resistor Recommended Z0 VRN = VRP = 2R = 2Z0 50Ω VRN = VRP = 2R = 2Z0 50Ω HSTL_I HSTL_II N/A Z0 R R 2R 2R 2R 2R Z0 Z0 Z0 Z0 Z0 Z0 Z0 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA

HP Bank DCI 7 Series FPGA

HP Bank DCI Z0 2R 2R 2R 2R VCCO/2 VCCO/2 VCCO/2 VCCO/2 VCCO/2 VCCO/2 VCCO VCCO VCCO VCCO VCCO VCCO VCCO VCCO Notes:

(28)

X-Ref Target - Figure 1-14 図 1-14 : SSTL DCI の使用例 ug471_c1_16_042413 SSTL18_I SSTL18_II R R 2R 2R R 2R R 2R 2R 2R 2R 2R Conventional DCI Transmit Conventional Receive Conventional Transmit DCI Receive DCI Transmit DCI Receive Bidirectional Reference Resistor Recommended Z0 VRN = VRP = 2R = 2Z0 50Ω VRN = VRP = 2R = 2Z0 50Ω N/A Z0 R R 2R 2R 2R 2R Z0 Z0 Z0 Z0 Z0 Z0 Z0 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA HP Bank DCI 7 Series FPGA

HP Bank DCI 7 Series FPGA

HP Bank DCI Z0 2R 2R 2R 2R VCCO/2 VCCO/2 VCCO/2 VCCO/2 VCCO/2 VCCO/2 VCCO VCCO VCCO VCCO VCCO VCCO VCCO VCCO Notes:

図 1-37 に、 単方向の終端 ト ポ ロ ジ を示 し ます。
図 1-38 に、 双方向の並列終端 ト ポ ロ ジ を示 し ます。
図  1-39 : LVCMOS  単方向終端Z0IOBIOBLVCMOSLVCMOSZ0IOBIOBLVCMOSLVCMOSZ0IOBIOBLVCMOSLVCMOS ug471_c1_29_011811VTT
図 1-40 に、 双方向の並列終端 ト ポ ロ ジ を示 し ます。
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参照

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