イ ン ピーダ ン ス が 1/2 の制御 イ ン ピーダ ン ス ド ラ イ バー (ソ ース終端) では、基準抵抗の 1/2 の イ ン ピーダ ン ス の ド ラ イ バーを使用で き ます。 こ れに よ り 、 基準抵抗を 2 倍にで き る ため、VRN/VRP を介 し た静止電流を削減で き ま す。 イ ン ピーダ ン ス が 1/2 の制御 イ ン ピーダ ン ス ド ラ イ バーを サ ポー ト す る DCI I/O 規格は、LVDCI_DV2_15 と LVDCI_DV2_18 です。図1-43 お よ び図1-44 に、

イ ン ピーダ ン ス が 1/2 の単方向終端の制御 ド ラ イ バー と 双方向終端の制御 ド ラ イ バーの回路図の例 を それぞれ示 し ます。

イ ン ピーダ ン ス が 1/2 の ド ラ イ バーを使用す る 場合、 駆動 イ ン ピーダ ン ス を Z0と 整合 さ せ る には、

基準抵抗 R を Z0の 2 倍にす る 必要があ り ます。

X-Ref Target - Figure 1-41

図 1-41 : 単方向制御イ ン ピーダ ン ス ト ラ イバーの ト ポロ ジ

X-Ref Target - Figure 1-42

図 1-42 : 双方向制御イ ン ピーダ ン ス ト ラ イバーの ト ポロ ジ Z0

IOB IOB

LVDCI LVDCI

ug471_c1_31_011811

R0 = RVRN = RVRP = Z0

Z0

IOB IOB

LVDCI LVDCI

ug471_c1_32_011811

R0 = RVRN = RVRP = Z0

R0 = RVRN = RVRP = Z0

表 1-17 : 使用可能な I/O バン ク の タ イ プ

HR HP

N/A 可

LVDCI ド ラ イ バーには、 オプシ ョ ンで電流駆動能力の設定はあ り ません。 駆動 イ ン ピーダ ン ス が、

VRN/VRP 基準抵抗の半分の場合は、 属性名に DV2 が追加 さ れます。

X-Ref Target - Figure 1-43

図 1-43 : イ ン ピーダ ン スが 1/2 の単方向制御イ ン ピーダ ン ス ト ラ イバーの ト ポロ ジ

X-Ref Target - Figure 1-44

図 1-44 : イ ン ピーダ ン スが 1/2 の双方向制御イ ン ピーダ ン ス ト ラ イバーの ト ポロ ジ Z0

IOB IOB

LVDCI_DV2 LVDCI_DV2

ug471_c1_33_011811

R0 = ½RVRN = ½RVRP = Z0

Z0

IOB IOB

LVDCI_DV2 LVDCI_DV2

ug471_c1_34_011811

R0 = ½RVRN = ½RVRP = Z0

R0 = ½RVRN = ½RVRP = Z0

サポー ト さ れる I/O 規格および終端

HSLVDCI ( 高速 LVDCI)

HSLVDCI 規格は、 双方向で使用 さ れます。 ド ラ イ バーは、LVDCI と 類似 し てお り 、 入力は HSTL お よ び SSTL と 類似 し てい ます。VREF基準電圧の入力を使用す る と 、HSLVDCI は、 シ ン グルエ ン ド LVCMOS タ イ プの レ シーバーを使用す る 場合 よ り 優れた入力感度を レ シーバーで許容で き ま す。

図1-45 に、HSLVDCI 制御 イ ン ピーダ ン ス ド ラ イ バーの双方向終端テ ク ニ ッ ク を使用 し た回路図 の 例 を 示 し ま す。VREF で 制 御 イ ン ピ ー ダ ン ス ド ラ イ バ ー を サ ポ ー ト す る DCI I/O 規 格 は、

HSLVDCI_15 と HSLVDCI_18 です。

電気的仕様は、7 シ リ ーズデー タ シー ト の LVDCI VOHお よ び VOLを参照 し て く だ さ い。

表 1-18 : 使用可能な I/O バン ク の タ イ プ

HR HP

N/A 可

X-Ref Target - Figure 1-45

図 1-45 : 双方向終端の HSLVDCI 制御イ ン ピーダ ン ス ド ラ イバー Z0

HSLVDCI_15 IOB

HSLVDCI_18 HSLVDCI_15

HSLVDCI_18

ug471_c1_35_121610

R0 = RVRN = RVRP = Z0

R0 = RVRN = RVRP = Z0 IOB

VREF = VCCO/2

VREF = VCCO/2

+

HSTL ( 高速 ト ラ ン シーバー ロ ジ ッ ク )

高速 ト ラ ン シーバーロ ジ ッ ク (HSTL) 規格は、JEDEC が規定す る 汎用高速バス規格 (JESD8-6) す。HSTL 規格には 4 つのバージ ョ ン (ク ラ ス) があ り ます。高速 メ モ リ イ ン タ ーフ ェ イ ス の ク ロ ッ キ ン グ をサポー ト す る ために、こ の規格では差動バージ ョ ン も 提供 さ れてい ます。7 シ リ ーズ FPGA I/O では、差動バージ ョ ン を含め、HSTL (HP バン ク) の 1.2V バージ ョ ンについては ク ラ ス I、1.5V お よ び 1.8V バージ ョ ンに対 し ては ク ラ ス I II をサポー ト し てい ます。 差動バージ ョ ンには、 差 動増幅入力バ ッ フ ァ ーお よ びプ ッ シ ュ プル出力バ ッ フ ァ ーが必要です。HP I/O バン ク は DCI バー ジ ョ ンに も 対応 し てい ます。

HSTL_ I HSTL_ I_18

HSTL_I お よ び HSTL_ I_18 は並列終端電圧 (VTT) と し て VCCO/2 を使用 し 、 単方向の リ ン ク で使 用 さ れます。

ドキュメント内 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (Page 53-56)