HSUL_12

図1-64 に、HSUL_12 で単方向ボー ド ト ポ ロ ジ (終端な し) を使用 し た回路の例を示 し ます。DCI バージ ョ ンに対応 し てい る のは HP I/O ^{バン ク のみです。}

表 1-38 : ^{使用可能な} I/O バン ク の タ イ プ

HR HP

N/A 可

X-Ref Target - Figure 1-64

図 1-64 : ^{単方向信号の} HSUL_12 Z0

IOB IOB

HSUL_12 HSUL_12

ug471_c1_54_011811

Z0

IOB IOB

HSUL_12_DCI

HSUL_12_DCI V_REF = 0.60V

+ –

V_REF = 0.60V + –

Example Board Topology

DCI

R0 = 50Ω

図1-65 ^に、HSUL_12 ^{で双方向ボー ド ト ポ ロ ジ} (^{終端な し}) を使用 し た回路の例を示 し ます。DCI バージ ョ ンに対応 し てい る のは HP I/O バン ク のみです。

差動 HSUL_12

図1-66 に、 単方向信号の差動 HSUL_12 でボー ド ト ポ ロ ジ (終端な し) を使用 し た回路の例を示 し ます。

X-Ref Target - Figure 1-65

図 1-65 : ^{双方向信号の} HSUL_12 Z0

IOB

HSUL_12

ug471_c1_55_011811

Z0

IOB IOB

HSUL_12_DCI

HSUL_12_DCI V_REF = 0.60V

+ –

V_REF = 0.60V + –

External Termination

DCI

IOB HSUL_12

R0 = 50Ω

V_REF = 0.60V

V_REF = 0.60V

R0 = 50Ω

X-Ref Target - Figure 1-66

図 1-66 : ^{単方向信号の差動} HSUL_12

ug471_c1_56_011811

+ –

External Termination

Z0

IOB IOB

DIFF_HSUL_2

DIFF_HSUL_2

Z0 DIFF_HSUL_2

サポー ト さ れる I/O ^{規格および終端}

図1-67 ^{に、 単方向} DCI ^{信号の差動} HSUL_12 ^{でボー ド ト ポ ロ ジ} (^{終端な し}) を使用 し た回路の例 を示 し ます。

図1-68 に、 双方向信号の差動 HSUL_12 でボー ド ト ポ ロ ジ (終端な し) を使用 し た回路の例を示 し ます。

X-Ref Target - Figure 1-67

図 1-67 : ^単方向 DCI ^{信号の差動} HSUL_12

ug471_c1_57_0111811

IOB DIFF_HSUL_12_DCI

DIFF_HSUL_12_DCI +

–

DCI

DIFF_HSUL_12_DCI

IOB

Z0

Z0 R0 = 50Ω

R0 = 50Ω

X-Ref Target - Figure 1-68

図 1-68 : ^{双方向信号の差動} HSUL_12 Z0

IOB IOB

DIFF_HSUL_12 DIFF_HSUL_12

+ –

External Termination

DIFF_HSUL_12

ug471_c1_58_011811

Z0 DIFF_HSUL_12

DIFF_HSUL_12 DIFF_HSUL_12

+ –

図1-69 ^{に、 双方向} DCI ^{信号の差動} HSUL_12 ^{でボー ド ト ポ ロ ジ} (^{終端な し}) を使用 し た回路の例 を示 し ます。

MOBILE_DDR ( ^{低消費電力} DDR)

LPDDR お よ びモバ イ ル DDR メ モ リ バ ス向けの規格で、JEDEC I/O 規格の JESD209A で規定 さ れてい ます。V_REF^{お よ び} V_TT電源を不要 と す る 1.8V のシ ン グルエン ド I/O ^{規格です。}7 ^{シ リ ー} ズ FPGA では、 シ ン グルエン ド 信号お よ び差動出力の両方で こ の規格をサポー ト し てい ます。 差動 出力は CK/CK# ピ ン を駆動 し ます。

差動バージ ョ ン (DIFF_) では、出力に相補シ ン グルエン ド ド ラ イ バー、入力に差動レ シーバーを使 用 し ます。

メ モ リ イ ン タ ー フ ェ イ スの IOSTANDARD 属性およびその他のサポー ト さ れ る属性

表1-40 に、7 シ リ ーズ FPGA で使用可能なシ ン グルエン ド HSTL、SSTL、HSUL、MOBILE_DDR I/O 規格 と サポー ト さ れ る 属性を示 し ます。

表1-41 に、7 シ リ ーズ FPGA で使用可能な差動 HSTL、SSTL、HSUL、MOBILE_DDR I/O 規格 と サポー ト さ れ る 属性を示 し ます。

表1-42 に は、7 シ リ ー ズ FPGA の シ ン グ ル エ ン ド お よ び 差 動 HSTL、SSTL、HSUL、 MOBILE_DDR I/O ^{規格の スルーレー ト 属性} (SLEW) を ま と め ま し た。

X-Ref Target - Figure 1-69

図 1-69 : ^双方向 DCI ^{信号の差動} HSUL_12 Z0

IOB IOB

DIFF_HSUL_12_DCI DIFF_HSUL_12_DCI

+ –

DCI

DIFF_HSUL_12_DCI

ug471_c1_59_011811

Z0 DIFF_HSUL_12_DCI

DIFF_HSUL_12_DCI DIFF_HSUL_12_DCI

+ –

R0 = 50Ω R0 = 50Ω

R0 = 50Ω R0 = 50Ω

表 1-39 : ^{使用可能な} I/O バン ク の タ イ プ

HR HP

可 N/A

サポー ト さ れる I/O ^{規格および終端}

表 1-40 : ^{シ ングルエ ン ド} HSTL^、SSTL^、HSUL^、MOBILE_DDR I/O ^規格の IOSTANDARD ^属性

属性

プ リ ミ テ ィ ブ

IBUF^、IBUFG^、OBUF^、OBUFT IOBUF

HP I/O ^{バン ク} HR I/O ^{バン ク} HP I/O ^{バン ク} HR I/O ^{バン ク}

IOSTANDARD

HSTL_I HSTL_I N/A N/A

HSTL_I_12 N/A N/A N/A

HSTL_I_18 HSTL_I_18 N/A N/A

HSTL_I_DCI N/A N/A N/A

HSTL_I_DCI_18 N/A N/A N/A

HSTL_II HSTL_II HSTL_II HSTL_II

HSTL_II_18 HSTL_II_18 HSTL_II_18 HSTL_II_18

HSTL_II_DCI N/A HSTL_II_DCI N/A

HSTL_II_DCI_18 N/A HSTL_II_DCI_18 N/A

N/A N/A HSTL_II_T_DCI N/A

N/A N/A HSTL_II_T_DCI_18 N/A

SSTL12 N/A SSTL12 N/A

SSTL12_DCI N/A N/A N/A

N/A N/A SSTL12_T_DCI N/A

N/A SSTL135_R N/A SSTL135_R

SSTL135 SSTL135 SSTL135 SSTL135

SSTL135_DCI N/A N/A N/A

N/A N/A SSTL135_T_DCI N/A

N/A SSTL15_R N/A SSTL15_R

SSTL15 SSTL15 SSTL15 SSTL15

SSTL15_DCI N/A N/A N/A

N/A N/A SSTL15_T_DCI N/A

SSTL18_I SSTL18_I N/A N/A

SSTL18_I_DCI N/A N/A N/A

SSTL18_II SSTL18_II SSTL18_II SSTL18_II

SSTL18_II_DCI N/A SSTL18_II_DCI N/A

N/A N/A SSTL18_II_T_DCI N/A

HSUL_12 HSUL_12 HSUL_12 HSUL_12

HSUL_12_DCI N/A HSUL_12_DCI N/A

N/A MOBILE_DDR N/A MOBILE_DDR

表 1-41 : ^差動 HSTL^、SSTL^、HSUL^、MOBILE_DDR I/O ^規格の IOSTANDARD ^属性

属性

プ リ ミ テ ィ ブ IBUFDS^、IBUFGDS^、IBUFDS_DIFF_OUT^、

IBUFGDS_DIFF_OUT^、OBUFDS^、OBUFTDS IOBUFDS^、IOBUFDS_DIFF_OUT

HP I/O ^{バン ク} HR I/O ^{バン ク} HP I/O ^{バン ク} HR I/O ^{バン ク}

IOSTANDARD

DIFF_HSTL_I DIFF_HSTL_I N/A N/A

DIFF_HSTL_I_18 DIFF_HSTL_I_18 N/A N/A

DIFF_HSTL_I_DCI N/A N/A N/A

DIFF_HSTL_I_DCI_18 N/A N/A N/A

DIFF_HSTL_II DIFF_HSTL_II DIFF_HSTL_II DIFF_HSTL_II

DIFF_HSTL_II_18 DIFF_HSTL_II_18 DIFF_HSTL_II_18 DIFF_HSTL_II_18

DIFF_HSTL_II_DCI N/A DIFF_HSTL_II_DCI N/A

DIFF_HSTL_II_DCI_18 N/A DIFF_HSTL_II_DCI_18 N/A

DIFF_HSTL_II_T_DCI N/A DIFF_HSTL_II_T_DCI N/A

DIFF_HSTL_II_T_DCI_18 N/A DIFF_HSTL_II_T_DCI_18 N/A

DIFF_SSTL12 N/A DIFF_SSTL12 N/A

DIFF_SSTL12_DCI N/A N/A N/A

N/A N/A DIFF_SSTL12_T_DCI N/A

N/A DIFF_SSTL135_R N/A DIFF_SSTL135_R

DIFF_SSTL135 DIFF_SSTL135 DIFF_SSTL135 DIFF_SSTL135

DIFF_SSTL135_DCI N/A N/A N/A

N/A N/A DIFF_SSTL135_T_DCI N/A

N/A DIFF_SSTL15_R N/A DIFF_SSTL15_R

DIFF_SSTL15 DIFF_SSTL15 DIFF_SSTL15 DIFF_SSTL15

DIFF_SSTL15_DCI N/A N/A N/A

N/A N/A DIFF_SSTL15_T_DCI N/A

DIFF_SSTL18_I DIFF_SSTL18_I N/A N/A

DIFF_SSTL18_I_DCI N/A N/A N/A

DIFF_SSTL18_II DIFF_SSTL18_II DIFF_SSTL18_II DIFF_SSTL18_II

DIFF_SSTL18_II_DCI N/A DIFF_SSTL18_II_DCI N/A

N/A N/A DIFF_SSTL18_II_T_DCI N/A

DIFF_HSUL_12 DIFF_HSUL_12 DIFF_HSUL_12 DIFF_HSUL_12

DIFF_HSUL_12_DCI N/A DIFF_HSUL_12_DCI N/A

N/A DIFF_MOBILE_DDR N/A DIFF_MOBILE_DDR

サポー ト さ れる I/O ^{規格および終端}

LVDS ^、 LVDS_25 ( ^{低電圧差動信号} )

低電圧差動信号 (LVDS) は、多 く のシ ス テ ム アプ リ ケーシ ョ ン で使用 さ れてい る 高性能の高速 イ ン タ ーフ ェ イ ス です。7 ^{シ リ ーズ} FPGA ^の I/O ^は、LVDS ^の EIA/TIA 規格に準拠す る よ う 設計 さ れ てお り 、 シ ス テ ムお よ びボー ド のデザ イ ン を よ り 簡単に行 う こ と がで き ま す。IOB の LVDS 電流 モー ド ド ラ イ バー と オプシ ョ ンの内部差動終端機能を使用 し た場合、 ポ イ ン ト ツーポ イ ン ト アプ リ ケーシ ョ ンで外部 ソ ース終端を使用す る 必要がな く な り ます。7 シ リ ーズデバ イ ス では、 非常に 柔軟に FPGA の LVDS デザ イ ン を行 う こ と がで き ます。

LVDS I/O 規格は HP I/O バン ク でのみ使用可能です。 オプシ ョ ンの内部差動終端 (DIFF_TERM = TRUE) が イ ンプ リ メ ン ト さ れてい る 場合は、出力 と 入力に 1.8V の V_CCOを供給す る 必要があ り ま す。

LVDS_25 I/O 規 格 は HR I/O バ ン ク で の み 使 用 可 能 で す。 オ プ シ ョ ン の 内 部 差 動 終 端 (DIFF_TERM = TRUE) が イ ンプ リ メ ン ト さ れてい る 場合は、 出力 と 入力に 2.5V の V_CCOを供給 す る 必要があ り ます。

ト ラ ン ス ミ ッ タ ーの終端

7 シ リ ーズ FPGA の LVDS ト ラ ン ス ミ ッ タ ーに外部終端は必要あ り ません。表1-44 に、7 シ リ ー ズ FPGA の LVDS 電流モー ド ド ラ イ バーに対応す る 属性を示 し ます。7 シ リ ーズ FPGA の LVDS 電流モー ド ド ラ イ バーは、 真の電流 ソ ース であ り 、EIA/TIA に準拠 し た適切な LVDS 信号を生成

し ます。

レ シーバーの終端

図1-70 に、ボー ド 上にあ る 50_Ω^{伝送 ラ イ ンの} LVDS ^{ま たは} LVDS_25 レ シーバーの差動終端の例 を示 し ます。

表 1-42 : すべてのシ ングルエ ン ド および差動 HSTL^、SSTL^、HSUL^、Mobile_DDR I/O ^規格の SLEW ^属性

属性

プ リ ミ テ ィ ブ IBUF^、IBUFG^、IBUFDS^、IBUFGDS^、

IBUFDS_DIFF_OUT^、IBUFGDS_DIFF_OUT

OBUF^、OBUFT^、OBUFDS^、OBUFTDS^、 IOBUF^、IOBUFDS^、IOBUFDS_DIFF_OUT

HP I/O ^{バン ク} HR I/O ^{バン ク} HP I/O ^{バン ク} HR I/O ^{バン ク}

SLEW N/A N/A FAST^、SLOW FAST^、SLOW

表 1-43 : ^{使用可能な} I/O バン ク の タ イ プ

HR HP

LVDS_25 でのみ可 LVDS でのみ可

図1-71 に、ボー ド 上にあ る 50_Ω伝送 ラ イ ンの LVDS ま たは LVDS_25 レ シーバーの差動終端の例 を示 し ます。

表1-44 に、7 シ リ ーズ FPGA の LVDS I/O 規格お よ び使用で き る 属性を示 し ます。

こ れ ら の規格の出力に必要な公称電圧 (LVDS ^出力は 1.8V^、LVDS_25 ^出力は 2.5V) ^{以外の電圧レ} ベルで電源供給 さ れ る I/O バン ク は、LVDS や LVDS_25 な ど の差動入力を備え る こ と が可能です が、 次の条件を満たす必要があ り ます。

• オプシ ョ ンの内部差動終端が使用 さ れていない (DIFF_TERM がデフ ォ ル ト 値の FALSE)。

• 入力ピ ンの差動信号は、各デバ イ ス フ ァ ミ リ のデー タ シー ト に記載 さ れてい る 推奨動作条件を 示す表の V_IN要件を満た し てい る 。

• 入力ピ ンの差動信号が、 特定デバ イ ス フ ァ ミ リ のデー タ シー ト に記載 さ れてい る LVDS ^{ま た} は LVDS_25 DC 仕様の表にあ る V_IDIFF (最小) 要件を満た し てい る 。

• 双方向 コ ン フ ィ ギ ュ レーシ ョ ンの HR バン ク では、 内部差動終端を常に使用 し ます。

X-Ref Target - Figure 1-70

図 1-70 : LVDS ^または LVDS_25 ^{レ シーバーの終端}

X-Ref Target - Figure 1-71

図 1-71 : LVDS^、LVDS_25 ^の DIFF_TERM ^{レ シーバー終端}

表 1-44 : LVDS I/O ^{規格で使用可能な属性}

属性

プ リ ミ テ ィ ブ IBUFDS^、IBUFGDS^、

IBUFDS_DIFF_OUT^、

IBUFGDS_DIFF_OUT OBUFDS^、OBUFTDS

IOSTANDARD LVDS (HP I/O バン ク)、LVDS_25 (HR I/O バン ク)

DIFF_TERM TRUE、FALSE N/A

ug471_c1_60_011811

+ –

External Termination

Z0

IOB IOB

LVDS LVDS_25 LVDS

LVDS_25

Z0 RDIFF = 2Z0= 100Ω

ug471_c1_61_011811

Data in Z₀ = 50

Z₀ = 50

RDIFF= 100 LVDS LVDS_25 LVDS

LVDS_25

+ – 0

0

IOB IOB

サポー ト さ れる I/O ^{規格および終端}

上記の基準を満たす方法 と し て、 入力信号を AC カ ッ プ リ ン グお よ び DC バ イ ア スす る 外部回路を 使用す る 方法があ り ます。図1-72 に、 差動入力に対 し て AC カ ッ プ リ ン グ と DC バ イ ア ス回路を 提供す る 回路の例を示 し ます。内部 DIFF_TERM ^は FALSE に設定 さ れてい る ため、R_DIFF^は 100_Ω の差動レ シーバー終端を提供 し ます。 ノ イ ズ マージ ン を最大化す る ため、 すべての R_BIAS抵抗を 同 じ 値に し て、 原則的に V_CCO^の半分の V_ICM レベルを生成す る よ う に し て く だ さ い。 推奨 さ れ る 抵抗値の範囲は、10k ～ 100K_Ωです。AC カ ッ プ リ ン グキ ャ パシ タ 用の標準値 C_ACは 100nF と な り ます。 すべての コ ン ポーネ ン ト は、 物理的に FPGA 入力に近い場所に配置 し て く だ さ い。

X-Ref Target - Figure 1-72

図 1-72 : 差動 ク ロ ッ ク入力を AC カ ッ プ リ ン グおよび DC バイ ア スする回路例 V_CCO

FPGA

Differential Transmission Line C_AC

C_AC R_BIAS

R_BIAS

R_BIAS

R_BIAS R_DIFF

100Ω

N P LVDS or

LVDS_25 Input Buffer

Differential Clock Input to the FPGA

UG471_c1_72_050212

RSDS ( ^{低振幅差動信号} )

RSDS は、 差動信号を使用す る LVDS 高速 イ ン タ ーフ ェ イ ス と 類似 し てい ます。7 ^{シ リ ーズ} FPGA での RSDS の イ ンプ リ メ ン テーシ ョ ンは LVDS_25 と 類似 し てお り 、 ポ イ ン ト ツーポ イ ン ト アプ リ ケーシ ョ ンのみに使用 し ます。RSDS は HR I/O バン ク でのみ使用可能で、2.5V の V_CCO電圧レ ベルが必要です。IOSTANDARD 属性名は RSDS_25 です。表1-46 に、 サポー ト さ れる RSDS I/O 規格お よび属性を示 し ます。

mini-LVDS (mini ^{低電圧差動信号} )

mini-LVDS は、 フ ラ ッ ト パネル内で使用 さ れ る シ リ アル差動 I/O 規格で、 タ イ ミ ン グ制御機能 と LCD ソ ース ド ラ イ バー間の イ ン タ ーフ ェ イ ス と し て機能 し ます。mini-LVDS の入力には、PCB 上 で外付けの単体抵抗を接続す る か、7 シ リ ーズ FPGA の DIFF_TERM 属性に よ っ て内部終端を有 効に し 、 並列終端抵抗を使用す る 必要があ り ます。mini-LVDS は HR I/O バン ク でのみ使用可能で あ り 、2.5V の V_CCO 電圧 レ ベル が 必要 で す。IOSTANDARD 属性名は MINI_LVDS_25 で す。

表1-48 に、 サポー ト さ れ る Mini-LVDS I/O 規格お よ び属性を示 し ます。

表 1-45 : ^{使用可能な} I/O バン ク の タ イ プ

HR HP

可 N/A

表 1-46 : RSDS I/O 規格で使用で き る属性

属性

プ リ ミ テ ィ ブ IBUFDS^、IBUFGDS^、

IBUFDS_DIFF_OUT^、

IBUFGDS_DIFF_OUT OBUFDS^、OBUFTDS

IOSTANDARD RSDS_25

DIFF_TERM TRUE、FALSE N/A

表 1-47 : ^{使用可能な} I/O バン ク の タ イ プ

HR HP

可 N/A

表 1-48 : mini-LVDS I/O ^{規格で使用可能な属性(1)}

属性

プ リ ミ テ ィ ブ IBUFDS^、IBUFGDS^、

IBUFDS_DIFF_OUT^、 IBUFGDS_DIFF_OUT

OBUFDS^、OBUFTDS

IOSTANDARD MINI_LVDS_25

DIFF_TERM TRUE、FALSE N/A

注記 :

1. 双方向 コ ン フ ィ ギ ュ レーシ ョ ンの場合、 内部差動終端を常に使用 し ます。

サポー ト さ れる I/O ^{規格および終端}

PPDS ( ^{ポ イ ン ト ツー} ポ イ ン ト 差動信号 )

PPDS は次世代の行お よ び列 ド ラ イ バーへの イ ン タ ーフ ェ イ ス用の差動 I/O ^{規格です。}PPDS ^の入 力には、PCB 上で外付けの単体抵抗を接続す る か、7 シ リ ーズ FPGA の DIFF_TERM 属性に よ っ て内部終端を有効に し 、 並列終端抵抗を使用す る 必要があ り ます。PPDS は HR I/O バン ク でのみ 使用可能であ り 、2.5V の V_CCO電圧レベルが必要です。IOSTANDARD 属性名は PPDS_25 です。

表1-50 に、 サポー ト さ れ る PPDS I/O 規格お よ び属性を示 し ます。

TMDS ( ^{遷移時間最短差動信号} )

TMDS は、DVI お よ び HDMI ビデオ イ ン タ ーフ ェ イ ス で使用 さ れ る 高速シ リ アルデー タ 送信用 の差動 I/O 規格です。TMDS 規格では、50_Ω外部プルア ッ プ抵抗で入力を 3.3V にプルア ッ プす る 必要があ り ます。TMDS の入力には差動入力終端抵抗は必要あ り ません。TMDS は HR I/O バン ク でのみ使用可能であ り 、3.3V の V_CCO電圧レベルが必要です。IOSTANDARD 属性名は TMDS_33 です。表1-52 に、TMDS I/O 規格で使用可能な属性を示 し ます。

表 1-49 : ^{使用可能な} I/O バン ク の タ イ プ

HR HP

可 N/A

表 1-50 : PPDS I/O ^{規格で使用可能な属性}

属性

プ リ ミ テ ィ ブ IBUFDS^、IBUFGDS^、

IBUFDS_DIFF_OUT^、

IBUFGDS_DIFF_OUT OBUFDS^、OBUFTDS

IOSTANDARD PPDS_25

DIFF_TERM TRUE、FALSE N/A

表 1-51 : ^{使用可能な} I/O バン ク の タ イ プ

HR HP

可 N/A

表 1-52 : TMDS I/O ^{規格で使用可能な属性}

属性

プ リ ミ テ ィ ブ IBUFDS^、IBUFGDS^、

IBUFDS_DIFF_OUT^、

IBUFGDS_DIFF_OUT OBUFDS^、OBUFTDS

IOSTANDARD TMDS_33

ドキュメント内 7 シリーズ FPGA SelectIO リソース ユーザー ガイド (UG471) (ページ 81-105)