レ ジ ス タ 付き出力 - Q1 ～ Q8
出力ポー ト Q1 ～ Q8 は、ISERDESE2 モジ ュ ールの レ ジ ス タ 付 き 出力です。1 つの ISERDESE2 ブ ロ ッ ク は最大 8 ビ ッ ト (1:8 デシ リ ア ラ イ ズ) ま でサポー ト で き ます。 ま た、8 よ り 大 き いビ ッ ト 幅 (最大 14 ビ ッ ト) のサポー ト は DDR モー ド のみで可能です詳細は、「ISERDESE2 のビ ッ ト 幅拡 張」 を参照 し て く だ さ い。 最初に受信 さ れたデー タ ビ ッ ト は、 出力 Q の最上位に現れます。
図3-3 に示す よ う に、OSERDESE2 の入力の ビ ッ ト 順は、ISERDESE2 ブ ロ ッ ク の出力のビ ッ ト 順 と 逆にな り ます。 た と えば、 ワ ー ド FEDCBA の最下位ビ ッ ト A は OSERDESE2 の D1 に入力 さ れ、ISERDESE2 ブ ロ ッ ク の Q8 か ら 出力 さ れ ま す。 つま り 、D1 は OSERDESE2 の最下位入力、
Q8 は ISERDESE2 の 最 下 位 出 力 に な り ま す。 ビ ッ ト 幅 を 拡 張 し た 場 合、 ト ラ ン ス ミ ッ タ ー CLK 入力 1 高速 ク ロ ッ ク 入力。 シ リ アル入力デー タ ス ト リ ー ム の ク ロ ッ ク 信号。「高速 ク
ロ ッ ク 入力 - CLK」 を参照。
CLKB 入力 1 MEMORY_QDR モー ド 専用のセカ ン ダ リ 高速 ク ロ ッ ク 入力。MEMORY_QDR
モー ド でない限 り 、 常に反転 CLK へ接続。「MEMORY_QDR イ ン タ ーフ ェ イ ス タ イ プ」 を参照。
CE1、CE2 入力 各 1 ク ロ ッ ク イ ネーブル入力。「 ク ロ ッ ク イ ネーブル入力 - CE1 お よ び CE2」を参照。
RST 入力 1 ア ク テ ィ ブ High の リ セ ッ ト 。「 リ セ ッ ト 入力 - RST」 を参照。
CLKDIV 入力 1 分周 ク ロ ッ ク 入力。 遅延エ レ メ ン ト 、 デシ リ ア ラ イ ズ さ れたデー タ 、Bitslip サブ モ ジ ュ ー ルお よ び CE ユ ニ ッ ト を 駆動す る ク ロ ッ ク 。「分周 ク ロ ッ ク 入力 -CLKDIV」 を参照。
CLKDIVP 入力 1 MIG ツ ール を 使用す る 場合のみ使用可能。MEMORY_DDR3 モー ド の場合、
PHASER_IN の分割 ク ロ ッ ク を ソ ース と す る 。 その他のモー ド の場合は、 グ ラ ン ド に接続。
OCLK 入力 1 メ モ リ アプ リ ケーシ ョ ン用の高速 ク ロ ッ ク 入力。「ス ト ロ ーブベース の メ モ リ イ ン タ ーフ ェ イ ス用の高速 ク ロ ッ クお よ びオーバーサンプ リ ン グモー ド - OCLK」 を参照。(こ の ク ロ ッ ク リ ソ ース は OSERDESE2 CLK ピ ン と 共有。)
OCLKB 入力 1 反転高速 ク ロ ッ ク 入力。(こ の ク ロ ッ ク リ ソ ース は OSERDESE2 CLKB ピ ン と 共有。)
BITSLIP 入力 1 Bitslip 処理を開始す る 。「Bitslip の処理 - BITSLIP」 を参照。
SHIFTIN1 入力 1 デ ー タ 幅 拡 張 用 の キ ャ リ ー 入 力。 マ ス タ ー IOB の SHIFTOUT1 に 接 続。
「ISERDESE2 の ビ ッ ト 幅拡張」 を参照。
SHIFTIN2 入力 1 デ ー タ 幅 拡 張 用 の キ ャ リ ー 入 力。 マ ス タ ー IOB の SHIFTOUT2 に 接 続。
「ISERDESE2 の ビ ッ ト 幅拡張」 を参照。
OFB 入力 1 OLOGICE2 ま たは OLOGICE3 と OSERDESE2 出力か ら の フ ィ ー ド バ ッ ク パ ス を参照。「OSERDESE2 か ら ISERDESE2 への フ ィ ー ド バ ッ ク OSERDESE2」 を参照。
DYNCLKDIVSEL 入力 1 CLKDIV の反転を動的に選択す る 。「動的 ク ロ ッ ク の反転」 を参照。
DYNCLKSEL 入力 1 CLK お よ び CLKB の反転を動的に選択す る 。「動的 ク ロ ッ ク の反転」 を参照。
表 3-1 : ISERDESE2 のポー ト 一覧および定義 (続き)
ポー ト 名 タ イ プ 幅 説明
入力シ リ アル-パラ レルロ ジ ッ ク リ ソ ース (ISERDESE2)
OSERDESE2 の D1 が最下位入力に、レ シーバー ISERDESE2 ブ ロ ッ ク の Q8 が最下位出力にな り ます。
組み合わせ出力 – O
組み合わせ出力ポー ト (O) は、ISERDESE2 モジ ュ ールの レ ジ ス タ な し 出力です。 こ の出力は、デー タ 入力 (D) か ら 直接接続 さ れ る か、IDELAYE2 を介 し たデー タ 入力 (DDLY) か ら 接続 さ れます。
Bitslip の処理 - BITSLIP
BITSLIP ピ ンがアサー ト (ア ク テ ィ ブ High) さ れ る と 、CLKDIV に同期 し て Bitslip 処理が実行 さ れ ます。 その結果、Bitslip が実行 さ れ る ご と に、Q1 ～ Q8 出力ポー ト に現れ る デー タ が、 バ レ ル シ フ タ ーの よ う に 1 つずつシ フ ト し ます (DDR と SDR では動作が異な る)。 詳細は、「Bitslip サブ モジ ュ ール」 を参照 し て く だ さ い。
ク ロ ッ ク イ ネーブル入力 - CE1 および CE2
入力 ク ロ ッ ク イ ネーブルモジ ュ ールは、 各 ISERDESE2 ブ ロ ッ ク に 1 つずつあ り ます (図3-4 参 照)。
X-Ref Target - Figure 3-3
図 3-3 : ISERDESE2 ポー ト の Q1－Q8 出力のビ ッ ト 順序 F
G
H E
Q D
OSERDESE2 ISERDESE2
Data Bits
D1
D C B A
A B D2 C D3 D D4 E D5
D6
Q1 Q2 Q3 Q4 Q5 F Q6
H G F E D C G D7
D8
Q7 H Q8
B A
CLKDIV_TX CLK_TX CLK_RX CLKDIV_RX
UG471_c3_03_120910
NUM_CE = 1 の場合、CE2 入力は使用 さ れず、CE1 入力は、ISERDESE2 の入力レ ジ ス タ に直接 接続 さ れ る ア ク テ ィ ブ High の ク ロ ッ ク イ ネーブルにな り ます。NUM_CE = 2 の場合、CE1 と CE2 入力の両方が使用 さ れ、CE1 が CLKDIV の 1/2 サ イ ク ル間 ISERDESE2 を イ ネーブルに し 、CE2 が残 り の 1/2 サ イ ク ル間 ISERDESE2 を イ ネーブルに し ます。図3-4 に示す よ う に、 内部 ク ロ ッ ク イ ネーブル信号の ICE が CE1 お よ び CE2 入力か ら 派生 し ま す。146ページの図3-5 に示す よ う に、ICE は FF0、FF1、FF2、FF3 レ ジ ス タ の ク ロ ッ ク イ ネーブル入力を駆動 し ます。 残 り の レ ジ ス タ には、146ページの図3-5 に示す よ う に ク ロ ッ ク 入力があ り ません。
ク ロ ッ ク イ ネーブルモジ ュ ールは CLKDIV に よ っ て駆動 さ れ る 2:1 シ リ アル-パ ラ レルコ ンバー タ ー と し て機能 し ま す。ISERDESE2 を DDR モー ド の 1:4 デシ リ ア ラ イ ズ と し て構成す る 場合、
特に双方向 メ モ リ イ ン タ ーフ ェ イ ス では こ の ク ロ ッ ク イ ネーブルモジ ュ ールが必要 と な り ま す。
属性 NUM_CE = 2 に設定す る と 、ク ロ ッ ク イ ネーブルモジ ュ ールが有効にな り 、CE1 お よ び CE2 ポー ト が共に使用可能にな り ます。NUM_CE = 1 の場合、CE1 のみ使用で き 、 通常の ク ロ ッ ク イ ネーブル と し て機能 し ます。
高速ク ロ ッ ク 入力 - CLK
入力シ リ アルデー タ ス ト リ ームでは、 ク ロ ッ ク と し て高速 ク ロ ッ ク 入力 (CLK) が使用 さ れます。
高速ク ロ ッ ク 入力 - CLKB
入力シ リ アルデー タ ス ト リ ーム では、 ク ロ ッ ク と し てセカ ン ダ リ 高速 ク ロ ッ ク 入力 (CLKB) が使 用 さ れます。MEMORY_QDR モー ド 以外のモー ド の場合は、 いずれ も CLKB を CLK の反転バー ジ ョ ンへ接続 し ます。MEMORY_QDR モー ド の場合は、CLKB を位相シ フ ト し た固有の ク ロ ッ ク に接続す る 必要があ り ます。「ISERDESE2 の ク ロ ッ キ ン グ手法」 を参照 し て く だ さ い。
分周ク ロ ッ ク 入力 - CLKDIV
通常、 分周 ク ロ ッ ク 入力 (CLKDIV) は CLK の分周バージ ョ ンであ り 、 周波数はデシ リ ア ラ イ ズの 幅に よ っ て異な り ます。CLKDIV は、シ リ アル-パ ラ レルコ ンバー タ ーの出力、Bitslip サブモジ ュ ー ル、 お よ び CE モジ ュ ールを駆動 し ます。
IOB からのシ リ アル入力デー タ - D
シ リ アル入力デー タ ポー ト (D) は、ISERDESE2 のシ リ アル (高速) デー タ 入力ポー ト です。 こ の ポー ト は、7 シ リ ーズ FPGA の IOB にのみ接続 さ れます。「ISERDESE2 の D お よ び DDLY の使 用法」 を参照 し て く だ さ い。
X-Ref Target - Figure 3-4
図 3-4 : 入力 ク ロ ッ ク イ ネーブルモ ジ ュ ール D
AR CE1R
ICE
NUM_CE CLKDIV ICE
1 X CE1
2 0 CE2R
2 1 CE1R
(To ISERDESE2 Input Registers)
CE1 Q
RST CLKDIV
D
AR CE2R
CE2 Q
RST CLKDIV
UG471_c3_04_080310
入力シ リ アル-パラ レルロ ジ ッ ク リ ソ ース (ISERDESE2)
IDELAYE2 からのシ リ アル入力デー タ - DDLY
シ リ アル入力デー タ ポー ト (DDLY) は、ISERDESE2 のシ リ アル (高速) デー タ 入力ポー ト です。こ のポー ト は、7 シ リ ーズ FPGA のIDELAYE2 リ ソ ース にのみ接続 さ れます。「ISERDESE2 の D お よ び DDLY の使用法」 を参照 し て く だ さ い。
OSERDESE2 か ら のシ リ アル入力デー タ - OFB
シ リ アル入力デー タ ポー ト (OFB) は、ISERDESE2 のシ リ アル (高速) デー タ 入力ポー ト です。 こ のポー ト は、7 シ リ ーズ FPGA の OSERDESE2 の OFB ポー ト にのみ接続 さ れます。「OSERDESE2 か ら ISERDESE2 への フ ィ ー ド バ ッ ク OSERDESE2」 を参照 し て く だ さ い。
ス ト ローブ ベースの メ モ リ イ ン タ ー フ ェ イ ス用の高速 ク ロ ッ ク およびオーバーサン プ リ ング モー ド - OCLK
ス ト ロ ーブベース の メ モ リ イ ン タ ーフ ェ イ ス では、OCLK ク ロ ッ ク 入力がデー タ 転送に同期 し ま す。OCLK は、INTERFACE_TYPE が NETWORKING に設定 さ れてい る 場合に限 り 未使用 と な
り ます。
OCLK ク ロ ッ ク 入力は、 ス ト ロ ーブベース の メ モ リ デー タ を フ リ ー ラ ン ニ ン グの ク ロ ッ ク ド メ イ ン に送信す る ために使用で き ます。OCLK は、CLK 入力の ス ト ロ ーブ と 同 じ 周波数の フ リ ー ラ ン ニ ン グ FPGA ク ロ ッ ク です。図3-5 に、CLK か ら OCLK への ド メ イ ン送信を示 し てい ます。 ド メ イ ン送信の タ イ ミ ン グでは、ユーザーが IDELAY な ど を使用 し て CLK 入力への ス ト ロ ーブ信号の 遅延を調整 し ます。MEMORY_DDR3 お よ び MEMORY_QDR モー ド におけ る ド メ イ ン送信の タ イ ミ ン グ設定の例では、MIG ツールを使用 し てい ます。INTERFACE_TYPE が NETWORKING の場合、 こ のポー ト は使用 さ れません。
リ セ ッ ト 入力 - RST
リ セ ッ ト 入力がアサー ト さ れ る と 、CLK お よ び CLKDIV ド メ イ ン のほ と ん どすべてのデー タ フ リ ッ プ フ ロ ッ プ出力を非同期に Low 駆動 し ます。 入力構造の最初の 4 つの フ リ ッ プ フ ロ ッ プは例 外 と な り 、 それ ら の値は RESET 後に コ ン ポーネ ン ト の属性で選択で き ます。CLKDIV に同期 し て デ ィ アサー ト さ れ る 場合、 内部 ロ ジ ッ ク に よ っ て、 こ のデ ィ アサー ト が CLK の最初の立ち上が り エ ッ ジへ リ タ イ ミ ン グ さ れます。 し たがっ て、 複数ビ ッ ト 入力構造のすべての ISERDESE2 は、 同
じ リ セ ッ ト 信号で駆動 さ れ、 すべての ISERDESE2 エ レ メ ン ト が同時に リ セ ッ ト 状態か ら 遷移で き る よ う に CLKDIV に同期 し て アサー ト お よ びデ ィ アサー ト さ れ る 必要があ り ます。 リ セ ッ ト 信号 は、CLK と CLKDIV が安定 し て現れてい る こ と が確認 さ れた場合のみデ ィ アサー ト さ れ る べ き で あ り 、 少な く と も CLKDIV の 2 ク ロ ッ ク 分デ ィ アサー ト を保持す る 必要があ り ます。
ISERDESE2 の属性
表3-2 に、ISERDESE2 に関連す る 全属性を示 し ます。 各属性についての詳細は、 表に続 く 本文で 説明 し てい ます。 こ れ ら の属性を UCF、VHDL、 ま たは Verilog コ ー ド に適用す る 場合の詳細は、
『ISE ツールマニ ュ アル』 を参照 し て く だ さ い。
表 3-2 : ISERDESE2 の属性
属性名 説明 値 デフ ォル ト 値
DATA_RATE 入力 さ れ る デー タ ス ト リ ー ム を SDR ま た は DDR 処理のいずれかに指定。「DATA_RATE 属 性」 を参照。
文字列 : SDR ま たは DDR DDR
DATA_WIDTH シ リ ア ル-パ ラ レ ル コ ン バー タ ーの幅 を 指定。
有 効 な 値 は DATA_RATE 属 性 で 設 定 し た 値 (SDR ま た は DDR) に よ っ て 異 な る 。
「DATA_WIDTH 属性」 を参照。
整数 : 2、3、4、5、6、7、8、10、 ま たは 14
DATA_RATE = DDR の場合、4、 6、8、10、14 のみ
DATA_RATE = SDR の場合、2、 3、4、5、6、7、 ま たは 8 のみ
4
DYN_CLKDIV_INV_EN TRUE の場合、DYNCLKDIVSEL での反転を 有効に し て、CLKDIV ピ ンでの HDL 反転を無 効にす る 。「動的 ク ロ ッ ク の反転」 を参照。
ブール値 : TRUE ま たは FALSE
FALSE
DYN_CLK_INV_EN TRUE の場合、DYNCLKSEL での反転を有効 に し て、CLK ピ ンお よ び CLKB ピ ンでの HDL 反転 を 無効にす る 。「動的 ク ロ ッ ク の反転」 を 参照。
ブール値 : TRUE ま たは FALSE
FALSE
INTERFACE_TYPE ISERDESE2 の使用モデルを選択す る 。
「INTERFACE_TYPE 属性」 を参照。
文字列 : MEMORY_DDR3、 MEMORY_QDR、
OVERSAMPLE、 NETWORKING
MEMORY
NUM_CE ク ロ ッ ク イ ネーブル数を定義す る 。「NUM_CE
属性」 を参照。
整数 : 1 ま たは 2 2
OFB_USED OLOGICE2/3、OSERDESE2 の OFB ピ ンか ら ISERDESE2 の OFB ピ ンへのパ ス を有効に し 、 D 入力ピ ン を無効にす る。
ブール値 : TRUE ま たは FALSE
FALSE
SERDES_MODE ビ ッ ト 幅 を 拡 張 す る 場 合、ISERDESE2 モ ジ ュ ール を マ ス タ ーか ス レ ーブ と し て 定義す る 。「SERDES_MODE 属性」 を参照。
文字列 : MASTER ま たは SLAVE
MASTER
INIT_Q1 最初のサンプルレ ジ ス タ の初期値を設定する。 2 進数 : 0 ま たは 1 0
INIT_Q2 2 番目のサンプルレ ジ ス タ の初期値を設定する。 2 進数 : 0 ま たは 1 0
INIT_Q3 3 番目のサンプルレ ジ ス タ の初期値を設定する。 2 進数 : 0 ま たは 1 0
INIT_Q4 4 番目のサンプルレ ジ ス タ の初期値を設定する。 2 進数 : 0 ま たは 1 0
SRVAL_Q1 最初のサ ン プル レ ジ ス タ の リ セ ッ ト 後の値 を 設定す る 。
2 進数 : 0 ま たは 1 1 SRVAL_Q2 2 番目のサンプルレ ジ ス タ の リ セ ッ ト 後の値を
設定す る 。
2 進数 : 0 ま たは 1 1