[PDF] Top 20 C56 2000 5 ETW 最近の更新履歴 Hideo Fujiwara

... Many indirect implications can be easily derived during static learning, while high level recursive learning has to be applied to find them during branch and bound search2[r] ... 完全なドキュメントを参照

... Sequential circuits of acyclic structure Figure 6. Classification of sequential circuits by structure Theorem 1 [5]: The necessary and sufficient condition for realization of an FSM M as an acyclic structure is ... 完全なドキュメントを参照

... E-mail: ohtake, hiroki-w, masuzawa, fujiwara @is.aist-nara.ac.jp Abstract — This paper presents a non-scan design-for- testability (DFT) method for VLSIs designed at register- transfer level (RTL) to achieve ... 完全なドキュメントを参照

... On the other hand, in the partial scan design based on balanced structure, the minimum number of scan registers is five, e.g., the set of registers to be scanned is {b,c,e, f , k}. When the kernel is made an ... 完全なドキュメントを参照

... 6. A Method of DFT for RTL Controller/Data Path Circuits In this section, we propose a DFT method for a whole cir- cuit which consists of both a controller and a data path. In the DFT method, we adopt our DFT method [4] ... 完全なドキュメントを参照

... Control Forest(stage 1): The path used for propagating any test patterns, from a primary input to the input port of a hardware element, is called a control path to the port.. On reducing[r] ... 完全なドキュメントを参照

... fujiwara@is.aist-nara.ac.jp Received April 15, 1999; Revised November 1, 1999 Editor: S. Demidenko Abstract. This paper proposes an approach to designing a cost-effective deterministic test pattern generator (TPG) ... 完全なドキュメントを参照

... Given a scheduled data flow graph and a module assignment, we assign variables to registers, such that the area overhead required for a strongly self-testable data pat[r] ... 完全なドキュメントを参照

... ∗ Presently, the author is with DDI Pocket, Japan. lems. They also presented randomized 1-fault-tolerant and self-stabilizing protocol for the unique naming problem on ring networks. Masuzawa [5] defined the ... 完全なドキュメントを参照

... Step 4.1: Synthesizing ISG. We synthesize a combi- national logic called an invalid test state generator ISG that can generate all invalid test states as fol- lows. First, we generate an FSM that can traverse all invalid ... 完全なドキュメントを参照

... 経て，平 5 奈良先端大情報科学研究科助手． 平 11 より広島市立大学情報科学部助教授． 松下電気電器産業（ 株 ）に おいて マイクロ プ ロセッサの研究開発に 従事．明治大，奈良先端大，広島市大 に おいて ，テスト 生成，並列処理，テスト 容易化設計に 関する 研究に 従事．博士（ 工学 ） ... 完全なドキュメントを参照

... 5. Conclusions In this paper, we have presented wait-free linearizable implementations shown in Table 2, which are four im- plementations of read/write registers and two imple- mentations of general objects. In ... 完全なドキュメントを参照

... 増澤 利光 （ 正員 ） 昭 57 阪大・基礎工・情報卒．昭 62 同大 大学院博士後期課程了．同年同大情報処理 教育セン ター助手．同大基礎工助教授を経 て ，平 6 奈良先端科学技術大学院大学情報 科学研究科助教授，現在に 至る．平 5 コー ネル大客員準教授 （ 文部省在外研究員 ） ．分 散アルゴ リズム，並列アルゴ リズム，テスト 容易化設計，テス ト 容易化高位合成に 関する研究に ... 完全なドキュメントを参照

... Faculty of Information Sciences, Hiroshima City University, Hiroshima-shi, 731–3194 Japan 一つである．用いるテスト 生成アルゴ リズムによって， 部分スキャン 設計法は大きく二つの手法に分けられ る． 一つは 順序回路用テ スト 生成アルゴ リズムを用いるこ とを前提とし た部分スキャン 設計法で ，文献 [4], ... 完全なドキュメントを参照

... Example 2: Let us consider a s-a-0 fault at line C in Figure 5. During static learning four global implications are found: forward implications (B=0→J=0) and (F=0→K=0) and backward implications (M=1→J=0) and ... 完全なドキュメントを参照

... combinational circuit. In [5], a sub-class of balanced structure called strongly balanced structures is introduced to reduce test application time. In [6], a balanced structure is considered at register-transfer ... 完全なドキュメントを参照

... In the test-per-clock scheme, some registers are en- hanced so that they can generate test patterns and/or com- pact test responses. Examples of these registers are BILBO (built-in logic block observer)[5] and ... 完全なドキュメントを参照

... International Test Conference, pp.[r] ... 完全なドキュメントを参照

... shows a window for designing GF 2 SR. After entering the necessary information for the design such as the number of flip-flops and logic expressions in JavaScript form for flip- flops, the circuit diagram is generated. ... 完全なドキュメントを参照

... 5.3 マイクロプログラム制御 いくつかの制御信号を１語にまとめたのを制御語 一連の制御語をROMやRAM（PLAも可能）などのメモリに格納しておき それを順次取り出すことにより制御信号列を生成する制御方法を ... 完全なドキュメントを参照