5 Arria 10 デバイスにおける I/O と高速 I/O
5.7 Arria 10 デバイスにおける I/O および高速 I/O の使用
5.7.1 Arria 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
デザインを確実に作成するには、いくつか考慮すべき事項があります。特に注記のない限り、これらのデ ザイン・ガイドラインはこのデバイスファミリーのすべてのバリアントに適用されます。
174ページの ガイドライン : VREFソースとVREFピン
174ページのガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
175ページのガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O 規格 5.7.1.1 ガイドライン : VREFソースと
VREF
ピンArria 10 デバイスでは、次に示すVREFピンのガイドラインを参考にしてください。
• Arria 10 デバイスは、内部および外部 VREFソースをサポートします。POD12 I/O 規格を使用し
て DDR4 をサポートするために、キャリブレーションを有する内部 VREFを使用することができま す。
— すべての I/O バンクには外部VREFピンがあり、同じバンク内のすべての I/O に 1 つの外 部 VREFソースを提供します。
— また、バンク内の各 I/O レーンは、独自の内部 VREFジェネレーターを有します。各 I/O レー ンを個別にコンフィグレーションし、内部 VREFまたはI/Oバンクの外部VREFソースを使用 することができます。同じI/Oレーン内のすべてのI/Oピンは、同じ VREFソースを使用しま す。
• 入力、出力、または双方向ピンのどんな組み合わせもVREFピンの近くに配置することができます。
VREFピンの配置に制限はありません。
• VREFピンはシングルエンド I/O 規格専用です。VREFピンをユーザー I/O として使用すること はできません。
VREFピンのピン・キャパシタンスについての詳細は、デバイス・データシートを参照してください。
関連情報
• 101ページの Arria 10 デバイスにおける I/O 規格の電圧レベル
• Pin Capacitance
• Single-Ended I/O Standards Specifications
• Single-Ended SSTL, HSTL, and HSUL I/O Reference Voltage Specifications
• Single-Ended SSTL, HSTL, and HSUL I/O Standards Signal Specifications
• 119ページの Arria 10 デバイスの I/O バンク・アーキテクチャー 5.7.1.2 ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.0 VI/O インターフェイスにデバイスを使用する際、デバイスの信頼性と適切な動作を確保するには、
デバイスの絶対最大定格に違反しないでください。遷移中の絶対最大定格と最大許容オーバーシュート についての詳細は、デバイス・データシートを参照してください。
ヒント: オーバーシュートおよびアンダーシュート電圧が仕様の範囲内であることを確認するには、IBIS または SPICE シミュレーションを実行します。
シングル・エンド・トランスミッター・アプリケーション シングル・エンド・レシーバー・アプリケーション
レシーバーとして Arria 10 デバイスを使用する場合、I/O ピンでのオーバーシュート、アンダーシュー ト電圧を制限するために外部のクランプダイオードを使用します。
3.0 VI/O 規格は、3.0 Vのバンク電源電圧 (VCCIO) と1.8 Vの VCCPT電圧を使用してサポートされ ます。この方法では、クランプダイオードはオーバーシュート電圧を DC および AC 入力電圧仕様の範 囲内で十分にクランプすることができます。クランプされた電圧は、VCCIOとダイオード順方向電圧の合 計として表されます。
関連情報
• 101ページの Arria 10 デバイスにおける I/O 規格の電圧レベル
• 絶対最大定格
• 最大許容オーバーシュート / アンダーシュート電圧
5.7.1.3 ガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O 規格
I/O PLL リファレンス・クロックは入力ピン(REFCLK) には、次の I/O 規格専用をサポートしていま
す。
• シングルエンド I/O 規格
• LVDS
Arria 10デバイスは、LVDS入力バッファを使用して、差動 HSTL と差動 SSTL 入力操作をサポート
しています。差動 HSTL または差動 SSTL シグナリングの電気的仕様をサポートするために、
Quartus Primeソフトウェアで REFCLK ピンに LVDS I/O 規格を割り当てます。
5.7.2 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
各 I/O バンクは複数の I/O 規格を同時にサポートすることができます。次の項では、デバイス内で非電
圧リファレンス形式および電圧リファレンス形式の I/O 規格を混合するにあたってのガイドラインを提 供します。
5.7.2.1 非電圧リファレンスの I/O 規格
I/O 規格が I/O バンクの VCCIOレベルをサポートする場合、I/O バンクは異なる I/O 規格アサイン
メントを有する複数の入力信号を同時にサポートすることができます。
出力信号では、単一の I/O バンクが VCCIOと同じ電圧でドライブする非電圧リファレンス形式の出力 信号をサポートします。1 つの I/O バンクは 1 つの VCCIO値のみを有することができます。そのため、
I/O バンクは非電圧リファレンス形式信号の値のみをドライブアウトすることができます。
例えば、2.5 Vの VCCIO設定の I/O バンクは、2.5 V規格の入力と出力、および3.0 Vの LVCMOS 入力のみをサポートすることができます。
5.7.2.2 電圧リファレンス形式の I/O 規格
電圧リファレンス形式の I/O 規格に対応するには、次の条件を満たす必要があります。
• 各 Arria 10 FPGA I/O バンクに、専用のVREFピンが含まれている
• 各バンクは単一の VCCIO電圧レベルと単一の電圧リファレンス (VREF) レベルのみ有することが できる
電圧リファレンス形式の入力バッファーは、VCCPTによって電源が供給されます。そのため、シングルエ ンド規格または差動規格に対応する I/O バンクは、次の条件の下、異なる電圧リファレンス形式の規格 をサポートすることができます。
• VREFが同じレベルである
• オンチップパラレル終端 (RT OCT) がディスエーブルされている
RT OCTをイネーブルする場合、入力規格の電圧とバンクの VCCIOが一致している必要があります。
この機能により、2.5 V 以下の VCCIOを有する I/O バンクに電圧リファレンス形式の入力信号を配置 することができます。例えば、HSTL-15 入力ピンは VCCIOが2.5 Vの I/O バンクに配置することがで きます。ただし、RTOCT がイネーブルされた電圧リファレンス形式の入力では、入力規格の電圧を一致 させるために I/O バンクの VCCIOが必要です。VCCIOが 2.5 V のとき、RT OCT は HSTL-15 I/O 規 格向けにサポートすることができません。
5.7.2.3 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混合
I/O バンクは、各ルールセットを個別に適用することによって、電圧リファレンス形式および非電圧リフ ァレンス形式のピンをサポートすることができます。
以下にサポート例を示します。
• I/O バンクは、SSTL-18 入力および出力、1.8 Vの VCCIOを有する1.8 V入力及び出力、0.9 V の VREFをサポート
• I/O バンクは、1.5 V規格、1.8 V入力 ( 出力はサポートされない )、および1.5 Vの VCCIOと
0.75 Vの VREFを有する1.5 V HSTL I/O 規格をサポート
5.7.3 ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
Arria 10 の I/O バッファーは、VCC、VCCPT、および VCCIOによって電源が供給されます。
Arria 10 デバイスはホットソケットをサポートしないため、パワーアップおよびパワーダウン中に外部 の I/O ピンをドライブしないでください。これには FPGA および HPS の I/O を含むすべての I/O ピ ンが含まれます。以下の事項のため、このガイドラインに従ってください。
• 過度の I/O ピン電流を防ぐ
— 過度の I/O ピン電流はデバイスの寿命と信頼性に影響する
— 3 V I/O ピンでの過度の電流は Arria 10デバイスを損傷する可能性がある
• 引き出される電流を最少限にとどめ、パワーアップまたはパワーダウン中の I/O グリッチを防ぐ
• 2.5 Vまたは3 V動作における3 V I/O バッファーの永久的な破損を防ぐ
関連情報
310ページのパワーアップ・シーケンスおよびパワーダウン・シーケンス
5.7.4 ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
Arria 10 SXデバイスでは、モジュラー型の I/O バンクの 2K、2J、および 2I は、専用 HPS 外部メモ リー・インターフェイスを介して SDRAM デバイスに HPS を接続します。
I/O バンクでは、4 つのレーンがあります。
• Lane 3—IO[47..36]
• Lane 2—IO[35..24]
• Lane 1—IO[23..12]
• Lane 0—IO[11..0]
システム内の任意の HPS 外部メモリー・インターフェイスが含まれていない場合、FPGA GPIO として
Arria 10 SXデバイスでバンクを使用することができます。
ご使用のシステムで HPS 外部メモリー・インターフェイスが含まれている場合、FPGA GPIO のための 2K、2J および 2I バンクの未使用のピンを使用する場合、次のガイドラインに従ってください。
• バンク 2K は SDRAM ECC およびアドレスとコマンド信号に使用されます。
— Lane 3 は、SDRAMECC 信号のために使用されます。FPGA 入力の場合のみ、このレーンに 残りのピンを使用することができます。
— Lanes 2、1、および 0 の SDRAM アドレスおよびコマンド信号のために使用されます。FPGA の入力と出力のためにこれらのレーンでの残りのピンを使用することができます。
• バンク 2J は SDRAM データ信号 [31..0] のために使用され、バンク 2I は、SDRAM のデータ 信号 [63..32] のために使用されます。
— 16 ビットのデータ幅—バンク 2J の 2 つのレーンは、データ用に使用されます。FPGA は唯 一の入力として、これらの 2 つのデータレーンの残りのピンを使用することができます。バンク 2J の他の 2 つのレーンのピン、および FPGA の入力または出力としてバンク 2I の全てのレ ーンを使用することができます。
— 32 ビットのデータ幅—FPGA は唯一の入力として、バンク 2J のすべてのレーンに残りのピン を使用することができます。FPGA の入力および出力としてバンク 2I のすべてのレーンでのピ ンを使用することができます。
— 64 ビットのデータ幅—FPGA は唯一の入力として、バンクの 2J および 2I のすべてのレーン に残りのピンを使用することができます。
5.7.5 ガイドライン : 最大 DC 電流制限
Arria 10 デバイスでは、10 個の連続する I/O ピンの最大 DC 電流に制限はありません。
Arria 10 デバイスは、VCCIO Electro-Migration (EM) ルールとデバイスの寿命と信頼性に確保する ために、すべての I/O 規格のドライブ強度の設定の IR ドロップターゲットに準拠しています。
5.7.6 ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
DPA またはソフト CDR モードでは、各 I/O バンク用に 1 つのアルテラ LVDS SERDES IP コア・イ ンスタンスのみをインスタンス化できます。