クロック・コントロール・ブロック

各 GCLK、RCLK、および PCLK ネットワークは、独自のクロック・コントロール・ブロックを有します。コ ントロール・ブロックは、次の機能を提供します。

• クロックソースの選択 ( ダイナミック選択は GCLK でのみ使用可能 )

• クロックのパワーダウン ( スタティックまたはダイナミックなクロックイネーブル / ディスエーブ ルは GCLK と RCLK でのみ使用可能 )

関連情報

クロック・コントロール・ブロック (ALTCLKCTRL) IP コア・ユーザーガイド ( 英語版 ) ALTCLKCTRL IP コアとクロックの多重化手法についての詳細を提供します。

4.1.5.1 Arria 10デバイスにおけるピンマッピング

表 28. HSSI カラムへのクロック入力ピン、PLL カウンター出力、およびクロック・コントロール・ブロック入 力間のマッピング

クロック 供給元

inclk[0] _隣接する fPLL からの PLL カウンターC0_とC2 inclk[1] 隣接する fPLL からの PLL カウンターC1_とC3

inclk[2] _と inclk[3]_ｃ 同じ HSSI バンク上にある 2 つの専用クロックピンのうちいずれか

表 29. I/O カラムへのクロック入力ピン、PLL カウンター出力、およびクロック・コントロール・ブロック入力 間のマッピング

1 つのカウンターに対し、1 つのINCLKのみ割り当てることができます。

クロック 供給元

inclk[0] CLK_ [2,3] [A..L] _0p または隣接する I/O PLL からの任意のカウンター inclk[1] CLK_[2,3][A..L]_0n または隣接する I/O PLL からの任意のカウンター inclk[2] CLK_[2,3][A..L]_1p または隣接する I/O PLL からの任意のカウンター inclk[3] CLK_[2,3][A..L]_1n または隣接する I/O PLL からの任意のカウンター

4.1.5.2 GCLK コントロール・ブロック

マルチプレクサー選択入力を駆動する内部ロジックを使用して、GCLK 選択ブロックのクロックソース をスタティックに、あるいはダイナミックに選択することができます。

クロックソースをダイナミックに選択する場合、PLL 出力 (C0やC1など ) を選択するか、またはクロ ックピンあるいは PLL 出力の組み合わせを選択することができます。

図 -57: Arria 10デバイスの GCLK コントロール・ブロック

PLL Counter Outputs/CLK Pins

CLKSELECT[1..0] 2 4

GCLK Enable/

Disable このマルチプレクサーは、

ユーザー制御のダイナミック・

スイッチングをサポートします。

Internal Logic

Internal Logic Static Clock Select CLKnPin

デバイスがユーザーモード にあるとき、内部ロジックを 介して動的にクロック選択信

号を制御することができます デバイスがユーザーモードにある場

合、信号が動的に制御することはでき ないためコンフィグレーション・

（ SRAM オブジェクト・ファイル [.sof]

またはプログラマー・オブジェクト・

ファイルは、 .pof] ）を通じてクロック 選択信号を設定することができます。

CLKn ピンはシングルエンド PLL クロック入力として使用されるとき、

専用のクロック入力ではありません。

CLKn ピンは、GCLK を使用して PLLをドライブすることができます。

OutputHSSI DPA Output HSSI カラムまたは I/ O カラムのため

の対応するCLK SELECT [1..0] について 詳しくは、ピンマッピング表を 参照してください。

GCLK ネットワーク・マルチプレクサーの入力クロックソースとclkena信号は、 Quartus Primeソ

フトウェアで ALTCLKCTRL IP コアを使用することにより設定が可能になります。

動的に ALTCLKCTRL IP コアを使用して、クロックソースを選択した場合、CLKSELECT [0..1]信 号を使用して入力を選択します。

注意: 同じ I/O バンクまたは HSSI バンクからの専用クロック入力のみ切り替え可能です。

関連情報

78ページの Arria 10デバイスにおけるピンマッピング

HSSI カラムおよび I/O カラムのためのクロック入力ピン、PLL カウンター出力、およびクロック・

コントロール・ブロック入力の間のマッピングを提供します。

4.1.5.3 RCLK コントロール・ブロック

Quartus Primeソフトウェアで生成されるコンフィグレーション・ファイル (.sofまたは.pof)内の コンフィグレーション・ビット設定を使用して、RCLK 選択ブロックのクロックソース選択をスタティック

図 -58: Arria 10デバイスの RCLK コントロール・ブロック

CLKpPin

PLL Counter Outputs

Internal Logic CLKnPin

Enable/

Disable

RCLK

Internal Logic

Static Clock Select

デバイスがユーザー・モードの 場合、コンフィグレーション・

ファイル（.sofまたは.pof）を 介してのみクロック・選択信号 を設定することができます。

これらの信号はダイナミックに 制御することができません。

2

シングルエンドの PLLクロック入力として

使用される場合、CKLピンは専用 クロック入力ではありません。

CLKピンはRCLKを使用して PLLをドライブできます。

HSSI Output DPA Output

RCLK ネットワークの入力クロックソースとclkena信号は、 Quartus Primeソフトウェアで

ALTCLKCTRL IP コアを使用することにより設定が可能になります。

4.1.5.4 PCLK コントロール・ブロック

PCLK コントロール・ブロックは、SPCLK ネットワークと LPCLK ネットワークの両方を駆動します。

HSSI PCLK を駆動するには、HSSI 出力、fPLL 出力、またはクロック入力ピンを選択します。

I/O PCLK を駆動するには、DPA クロック出力、I/O PLL 出力、またはクロック入力ピンを選択します。

図 -59: Arria 10デバイスにおける HSSI カラムの PCLK コントロール・ブロック

Static Clock Select

PCLK from HSSI Column

HSSI Output Fractional PLL Output CLKp Pin CLKn Pin

図 -60: Arria 10デバイスにおける I/O カラムの PCLK コントロール・ブロック

Static Clock Select PCLK from

DPA Output I/O PLL Output

CLKp Pin CLKn Pin

PCLK ネットワークの入力クロックソースとclkena信号は、 Quartus Primeソフトウェアで ALTCLKCTRL IP コアを使用することにより設定が可能になります。