5 Arria 10 デバイスにおける I/O と高速 I/O
5.6 Arria 10 デバイスにおける高速ソース・シンクロナス SERDES および DPA
5.6.5 Arria 10 デバイスの PLL とクロッキング
パラレルクロック (rx_outclockとtx_outclock) と高速クロック (diffioclk) を生成する ために、 Arria 10 デバイスは、高速差動 I/O レシーバーおよびトランスミッターのチャネルで I/O PLL を提供します。
関連情報
• 103ページの Arria 10 デバイスにおける GPIO バンク、SERDES、および DPA の位置
• 156ページの 差動トランスミッターのクロッキング
• 157ページの 差動レシーバーのクロッキング
• 158ページの ガイドライン : LVDS に整数 PLL モードの PLL を使用する
• 158ページの ガイドライン : PLL からの高速クロックを使用して、LVDS SERDES のみをクロッ クする
• 158ページの ガイドライン : 差動チャネルのピン配置
• 161ページの 外部 PLL モードの LVDS インターフェイス
• 175ページのガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O 規格
5.6.5.1 差動トランスミッターのクロッキング
I/O PLL は、ロードおよびシフトレジスターをクロックするロードイネーブル (LVDS_LOAD_EN) 信
号とdiffioclk信号 (シリアル・データ・レートで実行するクロック ) を生成します。シリアライゼー ション・ファクターは、 Quartus Primeソフトウェアを使用して x3、x4、x5、x6、x7、x8、x9、または x10 にスタティックに設定することができます。ロードイネーブル信号はシリアライゼーション・ファクタ ー設定からから派生します。
任意の Arria 10 トランスミッター・データ・チャネルをコンフィグレーションして、ソース・シンクロナス・
トランスミッター・クロック出力を生成することができます。この柔軟性により、出力クロックをデータ出 力の近くに配置してボードレイアウトを簡略化し、クロックとデータ間のスキューを低減することができ ます。
アプリケーションごとに、特定のクロック-データ・アライメントまたはデータ・レート-クロック・レート・フ ァクターが必要になる場合があります。これらの設定は、 Quartus Prime Parameter Editor でスタ ティックに指定することができます。
• トランスミッターは、デバイスの各のスピードグレードがサポートする最大周波数と同じレートでク ロック信号を出力できます。
• 出力クロックは、シリアライゼーション・ファクターに応じて、1、2、4、6、8、または 10 のファクター で分周することができます。
• データに関連するクロックの位相は、0° または 180° ( エッジまたは中央揃え ) に設定すること ができます。I/O PLL は、45° の増分でその他の位相シフトの追加のサポートを提供します。
図 -110: クロック出力モードのトランスミッター
次の図は、クロック出力モードのトランスミッターを表しています。クロック出力モードでは、LVDS チャネルをクロック出力チャネル として使用することができます。
fast_clock
load_enable Transmitter Circuit
Txclkout+
Txclkout–
FPGAFabric
PLLI/O
Parallel Series
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• 158ページの ガイドライン : LVDS に整数 PLL モードの PLL を使用する
• 156ページの Arria 10 デバイスの PLL とクロッキング 5.6.5.2 差動レシーバーのクロッキング
I/O PLL は外部クロック入力を受信し、同じクロックの異なる位相を生成します。DPA ブロックは、I/O PLL からのクロックの 1 つを自動的に選択し、各チャネル上の着信データをアラインメントします。
シンクロナイザー回路は、DPA クロックとデータ・リアライメント・ブロック間の位相差を補正する 1 ビット幅 x 6 ビット深度の FIFO バッファーです。必要に応じて、ユーザー・コントロールのデータ・リ アライメント回路は、ワード境界にアライメントするために、シリアル・ビット・ストリームに 1 ビットのレ イテンシーを挿入します。デシリアライザーはシフトレジスターとパラレル・ロード・レジスターを含めて おり、内部ロジックに最大 10 ビットを送信します。
トランスミッターおよびレシーバー LVDS チャネルを接続する物理メディアは、シリアルデータとソー ス同期クロックとの間にスキューを導入することがあります。各 LVDS チャネルとクロック間の瞬間的 なスキューは、レシーバーで見られるデータおよびクロック信号のジッターによって異なります。3 つの 異なるモード ( 非 DPA、DPA、およびソフト CDR) は、ソース同期クロック ( 非 DPA、DPA) / リファ レンス・クロック ( ソフト CDR) とシリアルデータ間のスキューを補償するにあたって異なるオプション を提供します。
非 DPA モードでは、スキューを補償するために、ソース同期クロックと受信シリアルデータ間の最適な
位相をスタティックに選択することができます。DPA モードでは、ソース同期クロックと受信シリアルデ ータ間のスキューを補償するために、DPA 回路が自動的に最適な位相を選択します。ソフト CDR モー ドは、チップ間の同期および非同期アプリケーションと SGMII プロトコルの短距離ボード間アプリケ ーションのための機会を提供します。
関連情報
• 158ページの ガイドライン : LVDS に整数 PLL モードの PLL を使用する
• 156ページの Arria 10 デバイスの PLL とクロッキング
5.6.5.2.1 ガイドライン：複数の I/O バンクにまたがるクロッキング DPA インターフェイス
24 以上のチャネルを使用する DPA インターフェイスは、複数の I/O バンクにまたがっています。イン テルは、独自の専用refclkピンを有する DPA インターフェイスの各 I/O バンクに I/O PLL を供給 することを推奨しています。デバイスのデータシートにリストされている最大 DPA LVDS 仕様を達成す るために、この推奨に従ってください。
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High-Speed I/O Specifications
5.6.5.2.2 ガイドライン : DPA または非 DPA レシーバー用の I/O PLL リファレンス・クロック・ソース
DPA または非 DPA LVDS レシーバー用の I/O PLLへのリファレンス・クロックは、I/O バンク内の専 用リファレンス・クロック・ピンからのものでなければなりません。
注意: この要件は、LVDS トランスミッターには適用されません。
5.6.5.3 ガイドライン : LVDS に整数 PLL モードの PLL を使用する
各 I/O バンクは、LVDS チャネルをドライブする独自の PLL (I/O PLL) を有します。これらの I/O PLL は整数モードでのみ動作します。
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156ページの Arria 10 デバイスの PLL とクロッキング
5.6.5.4 ガイドライン : PLL からの高速クロックを使用して、LVDS SERDES のみをクロックする PLL から生成される高速クロックは、LVDS SERDES 回路をクロックすることのみを目的とします。コ アロジックをドライブできる周波数は PLL FOUT仕様で制限されるため、その他のロジックをドライブす るために高速クロックを使用しないでください。
FOUT仕様についての詳細は、デバイス・データシートを参照してください。
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• PLL Specifications
• 156ページの Arria 10 デバイスの PLL とクロッキング 5.6.5.5 ガイドライン : 差動チャネルのピン配置
各 I/O バンクには独自の PLL が含まれています。I/O バンク PLL は、同じバンク内のすべてのレシー バーとトランスミッターのチャネル、および隣接する I/O バンクのトランスミッター・チャネルをドライブ することができます。ただし、I/O バンク PLL は、別の I/O バンク内のレシーバーチャネルまたは非隣 接する I/O バンクのトランスミッター・チャネルをドライブすることはできません。
差動トランスミッター・チャネルをドライブする PLL
差動トランスミッターでは、PLL は独自の I/O バンクおよび隣接する I/O バンク内の差動トランスミ ッター・チャネルをドライブすることができます。ただし、PLL は隣接しない I/O バンクのチャネルをドラ イブすることはできません。
図 -111: 差動トランスミッター・チャネルをドライブする PLL
Bank B Diff TX
Diff TX
Diff TX Diff TX Diff TX
Diff TX PLL
Bank A Diff TX
Diff TX
Diff TX Diff TX Diff TX
Diff TX PLL
Bank C Diff TX
Diff TX
Diff TX Diff TX Diff TX
Diff TX PLL
Bank B Diff Channel
Diff Channel
Diff Channel Diff Channel Diff Channel
Diff Channel PLL
Bank A Diff TX
Diff TX
Diff TX Diff TX Diff TX
Diff TX PLL
Bank C Diff TX
Diff TX
Diff TX Diff TX Diff TX
Diff TX PLL 有効 : 隣接するバンクでトランスミッター・
チャネルをドライブする PLL
無効 : 非隣接のバンクでトランスミッター・
チャネルをドライブする PLL
DPA がイネーブルされた差動レシーバーチャネルをドライブする PLL
差動レシーバーでは、PLL は、同じ I/O バンク内のすべてのチャネルをドライブすることができますが、
バンクを渡ってドライブすることはできません。
I/O バンクの各差動レシーバーは、クロックの位相を関連するチャネルのデータ位相にアライメントす るための専用 DPA 回路を備えています。バンク内の DPA チャネルをイネーブルする場合、バンク内で シングルエンド I/O および差動 I/O 規格の両方を使用することができます。
DPA を使用すると、高速差動レシーバーチャネルの配置にいくつかの制約が加わります。 Quartus Prime コンパイラーは自動的にデザインをチェックし、配置ガイドラインに違反があるとエラーメッセー ジを発行します。適切な高速 I/O 動作を保証するために、ガイドラインに従ってください。
図 -112: DPA がイネーブルされた差動レシーバーチャネルをドライブする PLL
Bank A
Bank B DPA-enabled Diff RX
DPA-enabled Diff RX DPA-enabled Diff RX
DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX
DPA-enabled Diff RX PLL
DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX
DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX
DPA-enabled Diff RX PLL
DPA がイネーブルされた差動トランスミッター・チャネルと差動レシーバーチャネルをドライブするイ ンターリーブされた PLL
差動トランスミッター・チャネルと DPA がイネーブルされたレシーバーチャネルをバンク内で同時に使 用する場合は、バンク内の I/O PLL によって駆動されるレシーバーチャネルを、隣接するバンクの I/O PLL によって駆動されるトランスミッター・チャネルとインターリーブできます。
図 -113: DPA がイネーブルされた差動トランスミッター・チャネルと差動レシーバーチャネルをドライブするイ ンターリーブされた PLL
DPA-enabled Diff RX DPA-enabled Diff RX
DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX
DPA-enabled Diff RX PLL
DPA-enabled Diff RX DPA-enabled Diff RX
DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX
DPA-enabled Diff RX
Bank A Diff TX
Diff TX
Diff TX Diff TX Diff TX
Diff TX
Bank B Diff TX
Diff TX
Diff TX Diff TX Diff TX
Diff TX PLL
関連情報
156ページの Arria 10 デバイスの PLL とクロッキング 5.6.5.6 外部 PLL モードの LVDS インターフェイス
アルテラ LVDS SERDES IP コア Parameter Editor は、Use External PLL オプションで LVDS インターフェイスを実装するためのオプションを提供します。このオプションをイネーブルすると、異なる データレート、ダイナミック位相シフト、およびその他の設定をサポートするための PLL のダイナミック なリコンフィグレーションといった PLL 設定を制御することができます。また、さまざまなクロックおよび ロードイネーブル信号を生成するために、アルテラ IOPLL IP コアをインスタンス化する必要がありま す。