5 Arria 10 デバイスにおける I/O と高速 I/O
5.8 改訂履歴
日付 バージョン 変更内容
May 2017 2017.05.08 • バーティカル・マイグレーションの表から Arria 10 GX と Arria 10 SX デバイス間のバ ーティカル・マイグレーションを削除し、更新。
• 項「外部 PLL モードでの LVDS インターフェイス」で、 IP コア Parameter Editor の Clock Resource Summary タブで IP コアからの必要な信号の詳細が提供される ことを明記し、更新。
• I/O バッファータイプおよび I/O 規格でサポートされるプログラマブル IOE 機能を表 にリストし、更新。
• すべての「( 暫定 )」の表記を削除。
March 2017 2017.03.15 商標を「インテル」へ変更。
2016年10月 2016.10.31 • Quartus Primeソフトウェアでドライブ能力を明確に指定していない場合のデフォルト の既定のドライブ能力に関する情報を追加。
• 項「OCT キャリブレーション・ブロック」で、同じ I/O カラムの任意の I/O バンクで OCT キャリブレーション・ブロックを使用してOCT をキャリブレーションできる旨を明確にし、
更新。
• F36パッケージを Arria 10 GXデバイスファミリーから削除。
• 項「非 DPA モードのレシーバー・スキュー・マージン」で、RSKM 値の計算での TCCS と RCCS の使用法を明確にし、更新。
• 「ガイドライン : パワーシーケンス中に I/O ピンをドライブしない 」で、過度の I/O ピン 電流がデバイスの信頼性に影響を及ぼし、デバイスが損傷する可能性があることを協調 記述し、更新。
2016年6月 2016.06.13 • I/O バーチカル移行図に、SX570 と SX 660 デバイスの KF40 パッケージを追加し、
更新。
• I/O 規格の電圧レベルのリスト表に3.0 V LVTTL/3.0 V LVCMOSに2.5 Vの入力、
および2.5 V LVCMOSに3.0 Vの入力を追加し、更新。
2016年5月 2016.05.02 • Arria 10 GTデバイスファミリーのバリアントからNF40とUF45パッケージを削除。
• Arria 10 GT 1150 デバイスでのモジュラー I/O バンク情報で、NF45 と SF45 のパッ ケージを更新し、訂正。
• I/O 規格のリスト表に、SSTL-12、SSTL-125、SSTL-135、差動SSTL-12、差動 SSTL-125、および差動SSTL-135 I/O規格のClass IおよびClass IIのサポートを 明記し、更新。
• プログラマブル IOE 機能のリスト表から3 VのI/Oバンクでの差動出力電圧のサポー トを削除し、訂正。
• プログラマブル・ドライブ能力の表に、SSTL-135、SSTL-125、 SSTL-12、POD-12、差 動SSTL-135、差動SSTL-125、差動SSTL-12、および差動POD12 I/O規格のサポー トを追加し、更新。
• SSTL-12 と差動 SSTL-12I/O規格の 120 Ω OCT オプションを追加。
• 24以上のチャネルを使用するDPAインターフェイスのクロッキングに関するガイドライ ンを追加。
• 「ガイドライン : I/O PLL リファレンス・クロック・ソース」を追加。
• 「ガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされるI/O規格」
を追加。
• 「ガイドライン : HPS 共有 I/O バンクでのピンの使用」を追加。
continued...
日付 バージョン 変更内容
• 項「ガイドライン : 最大 DC 電流制限」に任意の連続した I/O ピンの数での制限の指定 に関する記述を追加し、更新。
• 項「外部 PLL モードでの LVDS インターフェイス」に、複数のバンクにまたがり、DPA お よびソフト CDR モードでのレシーバーチャネルで共有するトランスミッター・チャネルを 使用する例と接続図を追加し、更新。
• 外部メモリー・インターフェイスでの I/O バンク 2A の使用制限を削除し、「ガイドライ ン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用」を追加。
2015年12月 2015.12.14 • I/O 規格の電圧サポートのリスト表から、2.5 V I/O規格から3.0 V VCCIO入力を削 除。
• 項「MultiVolt I/O インターフェイス」で、VCCPからVCCを更新。。
• プログラマブル IOE 機能のリスト表で、オープンドレイン出力、バスホールド、およびウ ィーク・プルアップ抵抗の機能でサポートされる I/O 規格を訂正。
• 「データ・リアラインメント・ブロック ( ビットスリップ )」 の項目で、有効なデータが、前記 述の 2 バラレル・クロック・サイクル後からrx_bitslip_ctrl立ち上がりエッジから 4 パラレル・クロック・サイクル後に使用可能と改め、更新。
• 項「外部 I/O 終端」で、デバイスが SSTL-12 および差動 SSTL-12 I/O 規格で OCT を使用する脚注と、IBIS または SPICE シミュレーションの実行の推薦事項の注意を追 加し、更新。
• 「キャリブレーションなしの RS OCT」の表で下記を更新。
— SSTL-15のRS値で25 Ωおよび50 Ωを削除。
— 差動 SSTL-15、差動 SSTL-135、差動 SSTL-125、差動 SSTL-12、差動 POD12、
および差動 HSUL-12 I/O 規格を追加。
• 「キャリブレーションありの RS OCT」の表で、差動 POD12 I/O 規格を追加し、更新。
• 「キャリブレーションありの RT OCT」の表で、RT OCT の 20 Ω のサポートを削除し、、差 動 POD12 I/O 規格を追加し、更新。
• SERDES レシーバーとトランスミッター I/O 規格のサポートのリスト表から、差動 SSTL-2 Class I と Class II I/O 規格を削除。
• 「ガイドライン : 電圧リファレンス形式及び非電圧リファレンス形式の I/O 規格の混合」
で電圧リファレンス形式の I/O 規格に関する内容を更新。
• GPIO 性能でのジッターへの高影響の最小化に関するガイドラインを追加。
• 次の信号名を更新。
— dpa_diffioclkからdpa_fast_clockへ。
— dpa_load_enからdpa_load_enableへ。
2015年11月 2015.11.02 • 項「DDR および SDR 動作のためのシリアライザーのバイパス」にアルテラ GPIO IP コ アを通してサポートされるシリアライザー・バイパスを記載し、更新。
• DPAブロックに関するトピックの単位間隔（UI）の定義と脚注を追加。
• 項「データ・リアラインメント・ブロック ( ビットスリップ )」で、ビットスリップのロールオ ーバー値が自動的にデシリアライゼーション・ファクターに設定される記述を更新。
• 項「データ・リアラインメント・ブロック ( ビットスリップ )」に アルテラ GPIO IP コアを 介してサポートされるデシリアライザー・バイパスを記載し、更新。
• 項「PLL とクロッキング」でパラレルクロック名をrx_outclockから rx_coreclock、tx_outclockからtx_coreclockへ修正し、更新。
• 「ガイドライン : LVDS に整数 PLL モードの PLL を使用する」で I/O PLL が整数モー ドでのみ動作することを明記し、更新。
• 次のポート / 信号名を更新。
— rx_dpll_holdからrx_dpa_holdへ。
— rx_reset から rx_dpa_reset へ。
— rx_channel_data_align からo rx_bitslip_ctrl へ。
— rx_cda_max から rx_bitslip_max へ。
— rx_outclock から rx_coreclock へ。
— lvds_diffioclk と diffioclk から fast_clockへ。
— lvds_load_en と load_en から load_enable へ。
日付 バージョン 変更内容
• 「ガイドライン : 差動チャネルのピン配置」を更新。
— インターリーブされた差動トランスミッターおよび DPA がイネーブルされたレシー バーチャネルを駆動する PLLについて明確性の向上。
— バンク配置 DDIO と SDR I/O に関する注意を削除。
• 外部 PLL モードでの「アルテラ IOPLLとアルテラ LVDS SERDES IP コア間の信号の インターフェイス」 の項を更新。
• 項「外部 PLL モードのアルテラ IOPLL パラメーター値」を更新。
— outclk0 の位相シフトを -180° から 180° へ。
— outclk2 の位相シフトを -180 / シリアライゼーション・ファクターから 180/シリア ライゼーション・ファクター（-18° ~ 18°） へ。
• 項「非 DPA モードのレシーバー・スキュー・マージン」で、RSKM の式での RSKM の定義 を更新 。
• 表記をQuartus IIからQuartus Primeへ変更。
2015年6月 2015.06.15 バーティカル・マイグレーションの図でArria 10 GT の製品ラインをラベル訂正。
2015年5月 2015.05.04 • 項「デバイスにおける I/O と差動 I/O バッファー」での明確性向上への更新。
• Arria 10GX 160、GX 220、SX 160、および SX 220 デバイスの U19 パッケージの I/O リソース情報を更新。
— LVDS I/O 数を 144 から 148 までに更新。
— 合計 GPIO を 192 から 196 へ更新。
— LVDS チャネル数を 72 から 74 へ更新。
— バンク 3A を追加し、関連モジュール式 I/O バンク表のバンク 3C を削除。
• IOE 構造の図で、遅延チェーンが個別であることを明確に示すため、更新。
• Arria 10 GX 270、GX 320、SX 270、および SX 320 デバイスの F27 パッケージの モジュール式 I/O バンク 3A ( nul から 48 へ ) と 3B ( 48 から null へ ) を更新。
2015年1月 2014.01.23 • 項「プログラマブル・オープン・ドレイン出力」を追加。
• 項「差動チャネルのピン配置」をの透明性を高めるために再編。
• DPA がイネーブルされたトランスミッター・チャネルを指定する記述内容を修正。トラン スミッター・チャネルに DPA はありません。
• 各 I/O バンク用に 1 つのアルテラ LVDS SERDES IP コア・インスタンスのみをインス タンス化するためのガイドラインを追加。
• ソフト CDR モードで特定の LVDS ピンペアのみを使用する内容に関するガイドライン を追加。
• 外部 PLL の LVDS インターフェイスの使用説明を項に更新。
— アルテラ IOPLL コア とアルテラ LVDS SERDES IP コアで必要な信号について情 報を更新。
— アルテラIOPLL IP コアを使用した出力クロックの生成でのパラメーター値の例を 更新。
— 外部 PLL インターフェイス信号の位相関係の図で LVDS クロックフェーズを更新。
— アルテラ IOPLL とアルテラ LVDS SERDES IP コア間の接続を示す図を更新。
• LVDS および POD12 I/O 規格でプリエンファシスの使用が可能であることを脚注に明 記。POD12 I/O 規格は、DDR4 をサポートしています。
2014年8月 2014.08.18 • プログラマブル IOE 機能のサポートに関する 3 V I/O バンクの記述を更新。
• FPGA I/O バッファーとは別に、Arria 10 SoC デバイスも異なる I/O 規格サポートが ある HPS I/O バッファーを有することを明確にする記述を追加。
• 他の I/O バンクと連続していないことを示すため、各 I/O バンクの配置図内で I/O バ ンク 2A を独立させ、更新。
• LVDS I/O および SERDES 回路で、各 LVDS チャネルがビルトイン送信 SERDES と 受信 SERDES を有することを明確にする内容を記述し、更新。
• トランシーバー I/O バンクの位置説明についてArria 10 トランシーバー PHY ユーザ ーガイドへの関連情報リンクを追加。
• I/O バーティカル・マイグレーションの図で、Arria 10 GX と Arria 10 SX デバイス間 のバーティカル・マイグレーションを表示し、追加。
• 「メガファンクション」に関するすべての参照事項を「IP コア」へ更新。
日付 バージョン 変更内容
• 「MegaWizard Plug-in Manager」に関するすべての記述を「パラメーター・エディター」
へ更新。
• 「アルテラ PLL IP コア」に関するすべての記述を「アルテラ IOPLL IP コア」へ更新。
• 外部PLLモードでLVDSインタフェースを使用するための信号名を更新。
• — tx_inclockおよびrx_inclockをext_fclkへ。
— tx_enablerx_enableをext_loadenへ。
— rx_dpaclockをext_vcoph[7..0]へ。
— rx_synclockをext_coreclockへ。
2013年12月 2013.12.02 初版