5 Arria 10 デバイスにおける I/O と高速 I/O
5.6 Arria 10 デバイスにおける高速ソース・シンクロナス SERDES および DPA
5.6.6 Arria 10 デバイスのタイミングと最適化
5.6.6.1 ソース同期のタイミングバジェット
この項では、 Arria 10 デバイスファミリーにおけるソース同期信号方式のタイミングバジェット、波形、
および仕様について説明します。
LVDS I/O規格は、より良い全体的なシステム性能が得られ、、データの高速伝送をイネーブルします。
高速システム性能を活用するには、これらの高速信号のタイミングを分析する必要があります。差動ブ ロックのタイミング解析は、従来の同期タイミング解析技術とは異なります。
ソース同期タイミング解析は、クロック - 出力のセットアップ時間ではなく、データとクロック信号間の スキューに基づきます。高速差動データ伝送には、IC ベンダーによって提供されるタイミング・パラメー ターを使用する必要があり、ボードスキュー、ケーブルスキュー、およびクロックジッターによる強い影響 を受けます。
この項では、ソース同期型の差動データ方向タイミング・パラメーター、 Arria 10 デバイスファミリーの タイミングバジェットの定義、およびデザインの最大性能を決定するにあたってのタイミング・パラメータ ーの使用方法を定義します。
5.6.6.1.1 差動データ方向
外部クロックと着信データの間には一定の関係があります。1 Gbps及び 10 のシリアライゼーション・
ファクターでの動作では、外部クロックは 10 で逓倍されます。PLL のフェーズ・アライメントは、各デー タビットのサンプリング・ウィンドウと一致するよう設定することができます。データは逓倍されたクロッ クの立ち下がりエッジでサンプリングされます。
図 -120: Quartus Primeソフトウェアにおけるビット方向
次の図は、x10 モードのデータビット方向を表しています。
9 8 7 6 5 4 3 2 1 0
10 LVDS Bits
MSB LSB
incloc k/outclock
data in
5.6.6.1.2 差動 I/O のビット位置
高周波でのデータ伝送を成功させるにはデータの同期化が必要です。
図 -121: 1 本の差動チャネルのビットオーダーおよびワード境界
次の図は、チャネル動作のデータビット方向を表しています。この図は次の条件に基づいています。
• シリアライゼーション・ファクターはクロックの逓倍係数に等しいです。
• フェーズ・アライメントはエッジ・アライメントを使用します。
• 動作はハード SERDES に実装されます。
7 6 5 4 3 2 1 0
MSB LSB
X X X X X X X X X X X X X X X X
Current Cycle
X
X X X X X X X X
rx_in 7 6 5 4 3 2 1 0 X X X X X X X X X X X X X X X
rx_out [7..0] X X X X X X X X X X X X X X X X X X X X 7 6 5 4 3 2 1 0 X X X X
Previous Cycle Next Cycle
tx_out tx_coreclock
rx_inclock rx_coreclock
Transmitter Channel Operation (x8 Mode)
Receiver Channel Operation (x8 Mode)
注: これらの波形は機能波形のみであり、タイミング情報を伝えません。
その他のシリアライゼーション・ファクターは、 Quartus Primeソフトウェア・ツールを使用してワード
差動ビットの命名規則
表 69. 差動ビットの命名
次の表は、18 個の差動チャネルの差動ビットの命名規則をリストしています。MSB および LSB の位置は、システムで使用されるチ ャネルの数に応じて増加します。
レシーバー・チャネル・データ数 内部 8 ビット・パラレル・データ
最上位ビット (MSB) の位置 最下位ビット (LSB) の位置
1 7 0
2 15 8
3 23 16
4 31 24
5 39 32
6 47 40
7 55 48
8 63 56
9 71 64
10 79 72
11 87 80
12 95 88
13 103 96
14 111 104
15 119 112
16 127 120
17 135 128
18 143 136
5.6.6.1.3 トランスミッターのチャネル間スキュー
レシーバー・スキュー・マージンの計算では、ソース・シンクロナス差動インターフェイスの Arria 10 ト ランスミッターに基づいた重要なパラメーターである TCCS ( トランスミッターのチャネル間スキュ ー ) を使用します。
• TCCS は、TCOのばらつきやクロックスキューを含む、最高速のデータ出力遷移と最低速のデータ
出力遷移間の差です。
• LVDS トランスミッターでは、TimeQuest タイミング・アナライザーは、 Quartus
PrimeCompilation Report の TCCS レポート (report_TCCS) で TCCS の値を提供する。
このレポートは、シリアル出力ポートの TCCS の値を示します。
• TCCS の値はデバイス・データシートから取得することもできます。
Arria 10 デバイスでは、840 Mbps を超えるデータレートで非 DPA レシーバーとインターフェイスす る際におけるチャネル間スキューを改善するために、各 LVDS チャネルのトレース長を調整する、PCB トレース補正を実行します。 Quartus Prime ソフトウェアの Fitter Report パネルは、 Arria 10 デ バイスの各トレースに追加する必要がある遅延の量をレポートします。LVDS Transmitter / Receiver
Package Skew Compensation パネルで公開されている推奨トレース遅延数を使用して PCB ボー ドトレースのスキューを手動で補正することにより、チャネル間のスキューを減らし、LVDS チャネル間の タイミングバジェットを満たすことができます。
関連情報
• High-Speed I/O Specifications
• Altera LVDS SERDES IP Core User Guide
LVDS トランスミッター / レシーバーのパッケージスキュー補償レポートパネルについての詳 細を提供します。
5.6.6.1.4 非 DPA モードのレシーバー・スキュー・マージン
LVDS レシーバーの各モードは異なる仕様を使用し、正しく受信したシリアルデータをサンプリングする 機能を決定することに役立ちます。
• DPA モードでは、RSKM ( レシーバー・スキュー・マージン ) ではなく、DPA ジッター許容値を使 用します。
• 非 DPAモードでは、レシーバーのデータパスにおける高速ソース・シンクロナス差動信号に RSKM、TCCS、およびサンプリング・ウィンドウ (SW) 仕様を使用します。
関連情報
• Altera LVDS SERDES IP Core User Guide
LVDS トランスミッター / レシーバーのパッケージスキュー補償レポートパネルについての詳 細を提供します。
• Quartus Prime TimeQuest Timing Analyzer
.sdc コマンドと TimeQuest タイミング・アナライザーについての詳細を提供します。
RSKM の式
次の RSKM 式は、RSKM、TCCS、および SW 間の関係を示します。
図 -122: RSKM の式
式に使用される規則は次の通りです。
• RSKM — レシーバーのクロック入力およびデータ入力サンプリング・ウィンドウ間のタイミングマ
ージン、ならびにコアノイズと I/O スイッチング・ノイズが引き起こすジッター
• TUI (Time Unit Interval)— シリアルデータの時間周期
• SW — LVDS レシーバーがデータを正しくサンプリングするために、入力データが安定しているこ
とが必要な期間。SW はデバイス特性であり、デバイスのスピードグレードに応じて異なる。
• TCCS — 同じ PLL によって駆動されるチャネル間の最高速出力エッジと最低速出力エッジ間のタ
イミングの差。TCCS 値には tCOのばらつき、クロック、およびクロックスキューが含まれる 注意: チャネル間スキューを追加する場合は、TCCS ではなくレシーバーのチャネル間スキューの合計
(RCCS) を考慮してください。「合計 RCCS = TCCS + ボードのチャネル間スキュー」です。
データレートとデバイスに基づいて RSKM 値を計算し、LVDS レシーバーがデータをサンプリングでき るかどうかを判断する必要があります。
• トランスミッター・ジッターを差し引いた後の正の RSKM 値は、LVDS レシーバーがデータを正し くサンプリングできることを示します。
• トランスミッター・ジッターを差し引いた後の負の RSKM 値は、LVDS レシーバーがデータを正し くサンプリングできないことを示します。
図 -123: 非 DPA モードの差動高速タイミング図およびタイミングバジェット
次の図は、レシーバーの RSKM、TCCS、および SW の関係を表しています。
TUI Time Unit Interval (TUI)
TCCS
Internal Clock Falling Edge tSW (min)
Bit n tSW (max)
Bit n
TCCS TCCS
2 Receiver
Input Data Transmitter Output Data Internal Clock Synchronization External Clock Receiver Input Data Internal Clock External Input Clock
Timing Budget Timing Diagram
Clock Placement SW
TCCS
RSKM RSKM
SW
RSKM RSKM
LVDS レシーバーの RSKM レポート
LVDS レシーバーでは、 Quartus Prime ソフトウェアは、非 DPA LVDS モードの SW、TUI、および RSKM の値を示す RSKM レポートを提供します。
• RSKM レポートを生成するには、TimeQuest タイミング・アナライザーのreport_RSKM コマ ンドを使用する。RSKM レポートは、 Quartus Prime コンパイルレポートの TimeQuest タイミ ング・アナライザーのセクションで提供されます。
• より現実的な RSKM 値を得るには、TimeQuest タイミング・アナライザーの Constraints メニ ューを使用して入力遅延をLVDS レシーバーに割り当てる。入力遅延は、リファレンス・クロックに 対する、LVDS レシーバーポートでのデータ到着時間に基づいて決定されます。
• Set Input Delay オプションの設定パラメーターに入力遅延を設定する場合、LVDS レシーバ
ーに供給するソース同期クロックをリファレンスするクロックにクロック名を設定ます。
• TimeQuest タイミング・アナライザーで入力遅延を設定しない場合、レシーバーのチャネル間スキ
ューはデフォルトの 0 になります。
• 入力遅延は、set_input_delayコマンドを使用して Synopsys Design Constraint ファイ ル (.sdc) に直接設定することも可能です。
TimeQuest タイミング・アナライザーを使用した入力遅延の LVDS レシーバーへの割り当て
RSKM 値を取得するには、TimeQuest タイミング・アナライザーの Constraints メニューから適切な 入力遅延を LVDS レシーバーに割り当てます。
1. TimeQuest タイミング・アナライザーのメニューで、Constraints > Set Input Delayを選 択します。
2. Set Input Delayウィンドウで、プルダウンメニューを使用して目的のクロックを選択します。ク
ロック名は、LVDS レシーバーを供給するソース・シンクロナス・クロックをリファレンスする必要が あります。
3. Browseボタン (Targetsフィールドの横 ) をクリックします。
4. Name FinderウィンドウでListをクリックし、使用可能なすべてのポートのリストを表示しま
す。設定した入力遅延に応じて LVDS レシーバーのシリアル入力ポートを選択し、OKをクリックし ます。
5. Set Input Delayウィンドウで、Input delayオプションとDelay valueフィールドの適切 な値を設定します。
6. Runをクリックし、これらの値を TimeQuest タイミング・アナライザーに組み込みます。
7. 1173ページの から繰り返して、すべての LVDS レシーバー入力ポートに適切な遅延を割り当てま す。既に入力ポートに入力遅延を割り当てており、更に遅延を追加する必要がある場合、Add
Delayオプションをオンにします。
RSKM 計算の例
この例は、データレートが1 Gbps でボードのチャネル間スキューが200 ps の、FPGA デバイスの RSKM 計算を示します。
• TCCS = 100 ps( 特性評価待ち )
• SW = 300 ps( 特性評価待ち )
• TUI = 1000 ps
• RCCS の合計 = TCCS + ボードチャネル間スキュー = 100 ps + 200 ps = 300 ps
• RSKM = (TUI – SW – RCCS) / 2 = (1000 ps – 300 ps – 300 ps) / 2 = 200 ps トランスミッター・ジッターを差し引いた後の RSKM が0 psよりも大きくなる場合、非 DPA レシーバ