5 Arria 10 デバイスにおける I/O と高速 I/O
5.5 Arria 10 デバイスにおける I/O のアーキテクチャーと一般機能
5.5.4 Arria 10 デバイスにおけるオンチップ I/O 終端
表 51. プログラマブル・プリエンファシス向け Quartus Prime ソフトウェアの Assignment Editor
次の表は、 Quartus Prime ソフトウェアの Assignment Editor におけるプログラマブル・プリエンファシスのアサインメント名と 可能な値をリストしています。
フィールド アサインメント
To tx_out
アサインメント名 プログラマブル・プリエンファシス
許容値 0（ディセーブル）、1（イネーブル）。デフォルトは1
5.5.3.6 プログラマブル差動出力電圧
プログラマブル VOD設定では、出力のアイ開口を調整して、トレース長と消費電力を最適化することが できます。高い VODスイングはレシーバー端における電圧マージンを高め、小さい VODスイングは消 費電力を削減します。差動信号の VOD は、 Quartus Primeソフトウェア Assignment Editor の VOD設定を変更することによってスタティックに調整することができます。
図 -83: 差動 VOD
次の図は、差動 LVDS 出力の VODを表しています。
Single-Ended Waveform
Positive Channel (p)
Negative Channel (n) Ground
Differential Waveform
p - n = 0 V VCM
VOD
VOD
VOD
VOD (diff peak - peak) = 2 x VOD (single-ended)
表 52. Quartus Primeソフトウェア Assignment Editor — プログラマブル VOD
この表は、 Quartus Primeソフトウェアの Assignment Editor におけるプログラマブル VODのアサインメント名と可能な値をリ ストしています。なお、値 "0" は RSDS および mini-LVDS I/O 規格でのみ使用可能であり、 LVDS I/O 規格には使用できません。
フィールド アサインメント
To tx_out
アサインメント名 プログラマブル差動出力電圧 (VOD)
許容値 0 (low), 1 (medium low), 2 (medium high), 3 (high).
Default is 2.
Arria 10 デバイスは、すべての FPGA および HPS の I/O バンクで OCT をサポートします。3 Vおよ び HPS I/O では、I/O はキャリブレーションなしの OCT のみをサポートします。
図 -84: シングルエンド終端 (RSとRT)
次の図は、 Arria 10 デバイスでサポートされるシングルエンド終端方法を表しています。RT1と RT2はダイナミック・パラレル終端で あり、デバイスが受信中の場合にのみイネーブルされます。双方向アプリケーションでは、RT1と RT2は、デバイスが受信中のときに自 動的にオンになり、デバイスがドライブ中のときはオフになります。
VCCIO
GND GND
VCCIO
2 × RT1
2 × RT1
2 × RT2
2 × RT2 Z0 = 50 Ω
RS
VREF
Driving Device Receiving Device
表 53. Arria 10 デバイスでサポートされる OCT 手法
入力 / 出力 OCT 手法 サポートする I/O タイプ
LVDS I/O 3 V I/O HPS I/O
出力 キャリブレーションありの RS OCT 可能 — —
キャリブレーションなしの RS OCT 可能 可能 可能
入力 キャリブレーションありの RT OCT 可能 — —
RD OCT (LVDS I/O 規格のみ ) 可能 — —
双方向 ダイナミック RSおよび RT OCT 可能 可能 可能
関連情報
• Altera OCT IP Core User Guide
• 127ページの Arria 10 デバイスにおけるキャリブレーションなしの RS OCT
• 129ページの Arria 10 デバイスにおけるキャリブレーションありの RS OCT
• 131ページの Arria 10 デバイスにおけるキャリブレーションありの RT OCT
• 133ページの ダイナミック OCT
• 134ページの 差動入力 RD OCT
• 135ページの Arria 10 デバイスの OCT キャリブレーション・ブロック 5.5.4.1 Arria 10 デバイスにおけるキャリブレーションなしの RS OCT
Arria 10 デバイスは、シングルエンドおよび電圧リファレンス形式の I/O 規格の RS OCT をサポート
表 54. キャリブレーションなしの RS OCT で選択可能な I/O 規格
次の表は、異なる I/O 規格におけるキャリブレーションされていない OCT の出力終端の設定をリストしています。
I/O 規格 サポートするデバイスのバリアン
ト キャリブレーションされていない OCT ( 出力 )
RS (Ω)
3.0 V LVTTL/3.0 V LVCMOS GX、SX 25/50
2.5 V LVCMOS GX、SX 25/50
1.8 V LVCMOS すべて 25/50
1.5 V LVCMOS すべて 25/50
1.2 V LVCMOS すべて 25/50
SSTL-18 Class I すべて 50
SSTL-18 Class II すべて 25
SSTL-15 Class I すべて 50
SSTL-15 Class II すべて 25
SSTL-15 すべて 34、40
SSTL-135 すべて 34、40
SSTL-125 すべて 34、40
SSTL-12 すべて 40、60、120、240
POD12 すべて 34、40、48、60
1.8 V HSTL Class I すべて 50
1.8 V HSTL Class II すべて 25
1.5 V HSTL Class I すべて 50
1.5 V HSTL Class II すべて 25
1.2 V HSTL Class I すべて 50
1.2 V HSTL Class II すべて 25
RN-12 すべて 34.3、40、48、60、80
差動 SSTL-18 class I すべて 50
差動 SSTL-18 Class II すべて 25
差動 SSTL-15 Class I すべて 50
差動 SSTL-15 Class II すべて 25
差動 SSTL-15 すべて 34、40
差動 SSTL-135 すべて 34、40
差動 SSTL-125 すべて 34、40
差動 SSTL-12 すべて 40、60、120、240
差動 POD12 すべて 34、40、48、60
差動 1.8 V HSTL Class I すべて 50
I/O 規格 サポートするデバイスのバリアン
ト キャリブレーションされていない OCT ( 出力 )
RS (Ω)
差動 1.5 V HSTL Class I すべて 50
差動 1.5 V HSTL Class II すべて 25
差動 1.2 V HSTL Class I すべて 50
差動 1.2 V HSTL Class II すべて 25
差動 HSUL-12 すべて 34.3、40、48、60、80
トライバー・インピーダンス・マッチングは、I/O ドライバーに、伝送ラインのインピーダンスとほぼ一致 する制御された出力インピーダンスを提供し、PCB トレースの信号反射を大幅に低減することができま す。
マッチング・インピーダンスを選択する場合、電流強度は選択できなくなります。
図 -85: キャリブレーションなしの RS OCT
次の図は、出力トランジスターの固有インピーダンスとしての RSを表しています。
VCCIO
RS
RS
GND
Z0 = 50 Ω Driver
Series Termination
Receiving Device
関連情報
126ページの Arria 10 デバイスにおけるオンチップ I/O 終端 5.5.4.2 Arria 10 デバイスにおけるキャリブレーションありの RS OCT
Arria 10 デバイスは、すべての LVDS I/O バンクでキャリブレーションありの RS OCT をサポートし ます。
表 55. キャリブレーションありの RS OCT で選択可能な I/O 規格
次の表は、異なる I/O 規格におけるキャリブレーションされた OCT の出力終端の設定をリストしています。
I/O 規格 サポートするデバイスのバ
リアント キャリブレーションされた OCT ( 出力 ) RS (Ω) RZQ (Ω)
1.8 V LVCMOS すべて 25、50 100
1.5 V LVCMOS すべて 25、50 100
1.2 V LVCMOS すべて 25、50 100
SSTL-18 Class I すべて 50 100
SSTL-18 Class II すべて 25 100
SSTL-15 Class I すべて 50 100
SSTL-15 Class II すべて 25 100
SSTL-15 すべて 25、50 100
34、40 240
SSTL-135 すべて 34、40 240
SSTL-125 すべて 34、40 240
SSTL-12 すべて 40、60、120、240 240
POD12 34、40、48、60 240
1.8 V HSTL Class I すべて 50 100
1.8 V HSTL Class II すべて 25 100
1.5 V HSTL Class I すべて 50 100
1.5 V HSTL Class II すべて 25 100
1.2 V HSTL Class I すべて 50 100
1.2 V HSTL Class II すべて 25 100
HSUL-12 すべて 34、40、48、60、80 240
差動 SSTL-18 class I すべて 50 100
差動 SSTL-18 Class II すべて 25 100
差動 SSTL-15 Class I すべて 50 100
差動 SSTL-15 Class II すべて 25 100
差動 SSTL-15 すべて 25、50 100
34、40 240
差動 SSTL-135 すべて 34、40 240
差動 SSTL-125 すべて 34、40 240
差動 SSTL-12 すべて 40、60、120、240 240
差動 POD12 34、40、48、60 240
差動 1.8 V HSTL Class I すべて 50 100
差動 1.8 V HSTL Class II すべて 25 100
I/O 規格 サポートするデバイスのバ
リアント キャリブレーションされた OCT ( 出力 ) RS (Ω) RZQ (Ω)
差動 1.5 V HSTL Class I すべて 50 100
差動 1.5 V HSTL Class II すべて 25 100
差動 1.2 V HSTL Class I すべて 50 100
差動 1.2 V HSTL Class II すべて 25 100
差動 HSUL-12 すべて 34、40、48、60、80 240
RS OCT キャリブレーション回路は、I/O バッファーのインピーダンスの合計とRZQピンに接続される
外部リファレンス抵抗を比較し、それらが一致するまでトランジスターをダイナミックにイネーブルまた はディスエーブルします。
キャリブレーションは、デバイス・コンフィグレーションの最後に実行されます。キャリブレーション回路 が正しいインピーダンスを見つけると、回路はパワーダウンし、ドライバーの特性の変更を停止します。
図 -86: キャリブレーションありの RS OCT
次の図は、出力トランジスターの固有インピーダンスとしての RSを表しています。
VCCIO
RS
RS
GND
Z0 = 50 Ω Driver
Series Termination Receiving
Device
関連情報
126ページの Arria 10 デバイスにおけるオンチップ I/O 終端 5.5.4.3 Arria 10 デバイスにおけるキャリブレーションありの RT OCT
Arria 10 デバイスは、3 V I/O バンクを除くすべての LVDS I/O バンクでキャリブレーションありの
RT OCT をサポートします。キャリブレーションありの RT OCT は入力ピンと双方向ピンのコンフィグ
レーションにのみ使用可能です。出力ピンのコンフィグレーションはキャリブレーションありの RT OCT をサポートしません。RT OCT を使用する場合、バンクの VCCIOは RT OCT をイネーブルするピンの I/O 基準に一致している必要があります。
表 56. キャリブレーションありの RT OCT で選択可能な I/O 規格
次の表は、異なる I/O 規格におけるキャリブレーションされた OCT の入力終端の設定をリストしています。
I/O 規格 サポートするデバイスのバリアン
ト キャリブレーションされた OCT ( 入力 )
RT (Ω) RZQ (Ω)
SSTL-18 Class I すべて 50 100
SSTL-18 Class II すべて 50 100
SSTL-15 Class I すべて 50 100
SSTL-15 Class II すべて 50 100
SSTL-15 すべて 30、40、60、120 240
SSTL-135 すべて 30、40、60、120 240
SSTL-125 すべて 30、40、60、120 240
SSTL-12 すべて 60、120 240
POD12 すべて 34、40、48、60、80、120、240 240
1.8 V HSTL Class I すべて 50 100
1.8 V HSTL Class II すべて 50 100
1.5 V HSTL Class I すべて 50 100
1.5 V HSTL Class II すべて 50 100
1.2 V HSTL Class I すべて 50 100
1.2 V HSTL Class II すべて 50 100
差動 SSTL-18 class I すべて 50 100
差動 SSTL-18 Class II すべて 50 100
差動 SSTL-15 Class I すべて 50 100
差動 SSTL-15 Class II すべて 50 100
差動 SSTL-15 すべて 30、40、60、120 240
差動 SSTL-135 すべて 30、40、60、120 240
差動 SSTL-125 すべて 30、40、60、120 240
差動 SSTL-12 すべて 60、120 240
差動 POD12 すべて 34、40、48、60、80、120、240 240
差動 1.8 V HSTL Class I すべて 50 100
差動 1.8 V HSTL Class II すべて 50 100
差動 1.5 V HSTL Class I すべて 50 100
差動 1.5 V HSTL Class II すべて 50 100
差動 1.2 V HSTL Class I すべて 50 100
差動 1.2 V HSTL Class II すべて 50 100
RT OCT キャリブレーション回路は、I/O バッファーのインピーダンスの合計とRZQピンに接続される
外部抵抗を比較します。また、回路は I/O バッファーのインピーダンスの合計が外部抵抗に一致するま
キャリブレーションは、デバイス・コンフィグレーションの最後に実行されます。キャリブレーション回路 が正しいインピーダンスを見つけると、回路はパワーダウンし、ドライバーの特性の変更を停止します。
図 -87: キャリブレーションありの RT OCT
VCCIO
GND 2 × RT2
2 × RT2 Z0 = 50 Ω
VREF
Transmitter Receiving Device
関連情報
126ページの Arria 10 デバイスにおけるオンチップ I/O 終端 5.5.4.4 ダイナミック OCT
ダイナミック OCTは、データの方向に応じてシグナル・インテグリティーを最適化することにより高性能 双方向パスを終端する際に有用です。また、デバイス終端は内部であるため、ダイナミック OCT は電力 の節約にも役立ちます ( 終端は入力動作中のみオンになるため、引き出されるスタティック消費電力が 少なくなります )。
注意: DDR3 メモリー・インターフェイスで SSTL-15、SSTL-135、および SSTL-125 の I/O 規格を使用す る場合、インテルは、これらの I/O 規格で OCT を使用してボードスペースとコストを節約することを推 奨しています。 OCT は、使用される外部終端抵抗の数を削減します。
表 57. 双方向 I/O に基づいたダイナミック OCT
ダイナミック RT OCT または RS OCT は、双方向 I/O がレシーバーとして機能しているか、またはドライバーーとして機能している かによってイネーブルあるいはディスエーブルされます。
ダイナミック OCT 双方向 I/O 状態
ダイナミック RT OCT レシーバーとして機能 イネーブルされる
ドライバーとして機能 ディスエーブルされる
ダイナミック RS OCT レシーバーとして機能 ディスエーブルされる
ドライバーとして機能 イネーブルされる