入力リファレンス・クロックソース

I/O PLL への可能なリファレンス・クロック・ソースは3つあります。クロックは、専用ピン、コア・クロッ

ク・ネットワーク、または専用のカスケード・ネットワークから来ることができます。

インテルは、可能な場合に専用のピンを使用してI/O PLL リファレンス・クロックを提供することを推奨 します。PLL リファレンス・クロック用の非専用のピンを使用する場合、明示的に Quartus Primeのソ フトウェア・グローバル信号にクロックを促進する必要があります。

I/O PLLI /PLLO に 2 つのリファレンス・クロックを提供することができます。

• 両方のリファレンス・クロックは、専用ピンからのものです。

• リファレンス・クロックの 1 つのみが、コアクロックからのものです。

• リファレンス・クロックの 1 つのみが、専用のカスケード・ネットワークからのものです。

4.2.10 クロック・スイッチオーバー

クロック・スイッチオーバー機能により、PLL は 2 つのリファレンス入力クロックを切り換えることがで きます。この機能は、クロック冗長性のため、もしくは前のクロックが停止した場合に冗長クロックがオン になるシステムであるデュアル・クロックドメイン・アプリケーションに使用します。クロックがそれ以上 トグルしないとき、またはユーザーのコントロール信号clkswitchに応じて、デザインは自動的にク ロック・スイッチオーバーを実行することができます。

Arria 10 PLL は、次のクロック・スイッチオーバー・モードをサポートします。

• 自動クロック・スイッチオーバー—クロック・センス回路が現在のリファレンス・クロックをモニター します。現在のリファレンス・クロックがトグルを停止した場合、リファレンス・クロックは自動的に inclk0クロックまたはinclk1クロックに切り替わります。

• 手動クロックスイッチオーバー—クロック・スイッチオーバーは、extswitch信号を使用して制御 されます。extswitch信号パルスが、inclkがスイッチされるために少なくとも 3 クロックサイ クルの間に Low に留まると、PLL へのリファレンス・クロックはinclk0からinclk1に、また はその逆に切り替わります。

• 手動オーバーライドによる自動スイッチオーバー—このモードでは、自動スイッチオーバーと手動ク ロック・スイッチオーバーを組み合わせます。extswitch信号が Low になると、自動クロック・ス イッチオーバー機能が無効になります。extswitch信号が Low である限り、それ以上のスイッ チ動作はブロックされます。

4.2.10.1 自動スイッチオーバー

Arria 10の PLL は、完全にコンフィグレーション可能なクロック・スイッチオーバー機能をサポートしま

す。

図 -65: 自動クロック・スイッチオーバー回路のブロック図

次の図は、PLL に組み込まれた自動スイッチオーバー回路のブロック図を示しています。

Clock

Sense Switchover

State Machine

Clock Switch Control Logic N Counter

inclk0 inclk1

Multiplexer Out

clkbad0 clkbad1 activeclock

extswitch

refclk fbclk

clksw

PFD

現在のリファレンス・クロックが存在しない場合、クロック・センス・ブロックは自動的に PLL 基準のバッ クアップ・クロックに切り替わります。デザイン内の PLL のinclk1ポートに接続することで、クロック ソースをバックアップ・クロックとして選択できます。

クロック・スイッチオーバー回路は、PLL から 3 つのステータス信号 (clkbad0、clkbad1、および activeclock) を送信し、カスタム・スイッチオーバー回路をロジックアレイに実装します。

自動スイッチオーバー・モードでは、clkbad0信号とclkbad1信号は 2 つのクロック入力のステー タスを示します。これらの信号がアサートされると、クロック・センス・ブロックは対応するクロック入力に

activeclock信号は、2 つのクロック入力 (inclk0またはinclk1) のどちらが PLL リファレン ス・クロックとして選択されているかを示します。2 つのクロック入力の周波数の差が 20% を超える場 合、activeclock信号が唯一有効なステータス信号です。

PLL への現在のリファレンス・クロックがトグルを停止した際、inclk0とinclk1を自動的に切り換 える場合にスイッチオーバー回路を使用します。inclk0クロックとinclk1クロックのいずれかに障 害が生じ、他方が使用可能な場合は、これらのクロックを何回でも切り換えることができます。

例えば、リファレンス・クロックと同じ周波数の冗長クロックが必要なアプリケーションでは、スイッチオ ーバー・ステート・マシンはマルチプレクサー選択入力を制御する信号 (clksw) を生成します。この場 合、inclk1が PLL リファレンス・クロックになります。

自動クロック・スイッチオーバー・モードを使用する場合、次の要件を満たしている必要があります。

• FPGA がコンフィグレーションされる際、両方のクロック入力が実行されている。

• 2 つのクロック入力の周期の差が 20% 未満である。

入力クロックは、ステータス信号が正しく動作するよう入力ジッターの仕様を満たす必要があります。入 力クロックのグリッチは、入力クロック間での周波数差が 20％ 以上になることがあります。

現在のクロック入力がトグルを停止し、他のクロックもトグルしていない場合、スイッチオーバーは開始 されず、clkbad[0..1]信号は無効です。両方のクロック入力の周波数が異なり、周期の差が 20%

以内である場合、クロック・センス・ブロックがクロックのトグル停止を検出します。ただし、PLL はスイッ チオーバーが完了した後にロックを喪失し、再ロックの時間を必要とする場合があります。

注意^: クロック・スイッチオーバーを使用する場合、リセット信号を使用して PLL をリセットし、PLL の入力クロ ックと出力クロックの位相関係を維持する必要があります。

図 -66: クロック検出喪失後の自動スイッチオーバー

inclk0inclk0clkbad0extswitchinclk1 inclk0

inclk1

muxout

clkbad0 clkbad1 activeclock

スイッチオーバーは使用可能なクロ ックに応じて、inclk0またはinclk1

の立ち下がりエッジでイネーブルさ れます。この図では、スイッチオーバー

inclk1の立ち下がりエッジで イネーブルされています。

4.2.10.2 マニュアル・オーバライドの自動スイッチオーバー

マニュアル・オーバーライドの自動スイッチオーバー・モードでは、ユーザー制御またはシステム制御の切 り換え条件にclkswitch信号を使用することができます。このモードは、同じ周波数での切り換え、ま たは異なる周波数の入力間での切り換えに使用可能です。

例えば、inclk0が66 MHz、inclk1が200 MHzの場合、extswitch信号を使用してスイッチ オーバーを制御する必要があります。自動クロック検出回路は、周波数差が 100% (2×) を超えるクロ ック入力 (inclk0およびinclk1) 周波数を監視することはできません。

この機能は、クロックソースがバックプレーン上の複数のカードから生じており、動作の周波数間でシス テム制御のスイッチオーバーを必要とする場合に役立ちます。

VCO が推奨される動作周波数範囲で動作するよう、バックアップ・クロック周波数を選択し、M、N、C、L、

およびKの各カウンターを設定する必要があります。与えられたinclk0周波数とinclk1周波数の組み 合わせがこの要件に適合しない場合は、Altera IOPLL (I/O PLL向け ) およびArria 10 FPLL (fPLL向け ) Parameter Editor によって通知されます。

図 -67: Extswitch( 手動 ) コントロールを使用したクロック・スイッチオーバー

extswitchinclk0extswitchinclk0muxoutinclk1inclk0inclk1activeclock

inclk0 inclk1 muxout

clkbad0 clkbad1 activeclock extswitch

手動クロック・スイッチオーバー・

イベントを開始するには、extswitch 信号がLowになったときにinclk0と inclk1の両方が動作する必要があります。

手動スイッチオーバー・モードによる自動オーバーライドでは、extswitch信号がロジックHighから ロジックLowに遷移した後、アクティブ・クロック信号が反転します。両方のクロックが手動スイッチ中 に機能しているので、clkbad信号はHighになりません。 スイッチオーバー回路は負エッジの影響を 受けますので、extswitch信号の立ち上がりエッジでは、回路はinclk1からinclk0に戻ること はありません。extswitch信号が再びLowになると、プロセスが繰り返されます。

extswitch信号と自動スイッチは、切り替え先のクロックが使用可能な場合にのみ機能します。 クロ ックが使用可能でない場合、状態機械はクロックが使用可能になるまで待機します。

関連情報

• PLLs およびクロック・ネットワークの章、Arria 10 トランシーバー PHY ユーザーガイド ( 英語 版 )

Quartus Prime ソフトウェアでの fPLL ソフトウェアのサポートについて、詳しい情報を提供

します。

4.2.10.3 マニュアル・クロック・スイッチオーバー

マニュアル・クロック・スイッチオーバのモードでは、extswitch信号はinclk0またはinclk1が PLLへの入力クロックとして選択されているかどうかを制御します。 デフォルトではinclk0が選択さ れています。

extswitch信号がロジックHighからロジックLowまで遷移し、inclkがスイッチされるために少 なくとも3つのinclkサイクルの間低に保持されると、クロック・スイッチオーバーのイベントが開始さ れます。

別のスイッチオーバーのイベントを実行するには、extswitch信号を再びHighレベルに戻す必要が あります。 別のスイッチオーバーのイベントを必要としない場合、最初のスイッチの後にextswitch 信号をロジックLow状態のままにしておくことができます。

inclkがスイッチされるために少なくとも3つのinclkサイクルの間にextswitch信号をLow レベルにパルス化すると、別のスイッチオーバーのイベントが実行されます。

inclk0とinclk1が異なる周波数で常に動作している場合、extswitch信号の最小の低時間 は、より遅い周波数のinclk0とinclk1サイクルの3倍以上でなければなりません。

図 -68: Arria 10 PLL のマニュアル・クロック・スイッチオーバー回路

Clock Switch Control Logic

N Counter PFD

inclk0 inclk1

muxout refclk fbclk

extswitch

アルテラの IOPLL(I/O PLL 用 ) およびArria 10 FPLL(fPLL 用 ) IP コアでのスイッチオーバー遅 延を指定することで、クロック・スイッチオーバー動作を遅延させることができます。スイッチオーバー遅 延を指定する場合、extswitchがスイッチオーバーを開始するために指定された遅延サイクルの数に 加算されているため、少なくとも 3 つのinclkサイクルの間、inclk信号を Low に保つ必要があり ます。

関連情報

• Altera I/O Phase-Locked Loop (Altera IOPLL) IP コア・ユーザーガイド ( 英語版 )

Quartus Prime ソフトウェアにおける I/O PLLソフトウェアのサポートについて、詳しい情

報を提供します。

• PLLs およびクロック・ネットワークの章、Arria 10 トランシーバー PHY ユーザーガイド ( 英語 版 )

Quartus Prime ソフトウェアでの fPLL ソフトウェアのサポートについて、詳しい情報を提供 します。