4 Arria 10 デバイスにおけるクロック・ネットワークおよび PLL
4.3 改訂履歴
日付 バージョン 変更内容
2017 年 5 月 2017.05.08 • PLL カスケードの情報を更新。
• すべて「( 暫定 )」マークを削除。
2017 年 3 月 2017.03.15 商標を「インテル」へ変更。
2016 年 10 月 2016.10.31 • clkswitchからextswitchへのクロック・スイッチオーバーの制御信号を変更。
• マニュアル・クロック・スイッチオーバーの項でクロック・スイッチオーバーの制御信号をア クティブ Low に更新。
2016 年 5 月 2016.05.02 • Arria 10デバイス表でクロックリソースを更新。
— HSSI 用の使用可能なリソースの数を更新 。
— HSSI のためのクロックリソースのソースとして fPLL Mカウンター出力を削除。
• 専用クロック入力ピンの項の説明を更新。
• クロックパワーダウンの項での注意を更新 。
• 項「 Arria 10 PLL」で fPLL モードの説明を更新 。
• Arria 10デバイスのフラクショナル PLL ハイレベルのブロック図を更新 。
• Arria 10デバイスの I/O PLL ハイレベルブロック図での専用の refclk 入力を削除。
• Arria 10デバイスでサポートされる PLL カスケードモードを更新 。
• リファレンス・クロック・ソースの項を追加。
2015 年 11 月 2015.11.02 • 項「 階層クロック・ネットワーク」で「 Arria 10デバイスがSCLKスパイン領域に 33 SCLK ネットワークの最大値を提供します。」という説明を更新 。
• Arria 10デバイスの GCLK コントロール・ブロック図を更新 。
• GCLK コントロール・ブロックでの「クロック・ピンからの入力がマルチプレクサーの inclk[0..1]ポートに供給され、PLL 出力はinclk[2..3]ポートに供給されま す。」という説明を削除。
• 項「 Arria 10 PLL」に I/O PLL についての記述を追加。
continued...
日付 バージョン 変更内容
• Arria 10デバイスの表の PLL 機能を更新。
— 整数と分数の PLL から整数と分数のモードにを更新。
— 「1〜320」から「8〜127」にMカウンターの分周要因を更新。
— I/O PLL の「1 to 512」から「4 to 160」にMカウンターの分周要因を更新。
— fPLL の「1 to 512」から「1 to 80」にNカウンターの分周要因を更新。
— fPLL の「1〜320」から「1 to 512」にCカウンターの分周要因を更新。
— fPLL で通常の補償のサポートを削除。
— 「フラクショナルPLLボンディング補正」を「フィードバック補償結合」に変更。
— fPLL の位相シフトの解像度を 41.667 ps から72 ps に更新。
• Arria 10デバイスのフラクショナル PLL ハイレベルのブロックの図補正モードを更新。
• FPL のクロック・フィードバック・モードを更新。
— 通常の補償を削除。
— フィードバック補償ボンディングに fFPL ボンディン補正を変更。
• PLL リコンフィグレーションおよびダイナミック・フェーズでダイナミック位相シフトセク ションの説明を更新。
• Quartus IIをQuartus Primeに変更。
2015 年 5 月 2015.05.04 • SCLK スパインにおける階層クロック・ネットワークの図で、RCLK/RCLK フィードバック の数を12 から 8 に更新。
• 「各 GCLK は、下の象徴的な GCLK ネットワークの図に示す方向でアクセスすることが できます。」という記述をグローバル・クロック・ネットワークの項に追加。
• クロック・ネットワーク・ソースのセクションで HSSI 出力を HSSI クロック出力に変更。
• fPLL および I/O PLL クロック出力が PLL クロック出力セクション内のすべてのクロッ ク・ネットワークを駆動できることを記載。
• PLL カスケード帯域幅の要件および PLL カスケードモードについての記述を追加。
• PLL コントロール信号 ( リセット ) の項に fPLL リセットの要件に関する注記を追加。
2015 年 1 月 2015.01.23 • シングルエンドのクロック入力として使用される場合、I/O PLL (CLK_[2,3]
[A..L]_[0,1][p,n]) に専用接続する専用クロック入力ピンを更新。
• グローバル・クロック・ネットワークまたはリージョナル・クロック・ネットワークに I/O PLL を駆動し、I/O PLL への専用の配線バスを持たない I/O PLL 専用クロック入力ピ ンである CLK_[2,3][A..L]_[0,1]n についての記述を削除。
• 「内部生成の GCLK または RCLK はArria 10の PLL を駆動することができません。
PLL への入力クロックは専用クロック入力ピン、PLL から供給される GCLK、または PLL から供給される RCLK から得る必要があります。」というクロック・ネットワーク・ソースの 項にある内部ロジックの注記を削除。
• HSSI と I/O カラムにクロック制御ブロックピンのマッピング表を追加。
• Arria 10デバイスのフラクショナル PLL 上位レベルのブロック図を更新。専用クロック 入力についての注記にあるCLKpをREFCLK_GXBpへ、またCLKnを
REFCLK_GXBnへ更新。
• 4 つのクロック入力はすべて I/O PLL への専用クロック入力として使用可能であるた め、Arria 10デバイスの I/O PLL 上位レベルブロック図にある専用クロック入力への注 記を更新。「シングルエンドのクロック入力では、CLKpピンのみが PLL への専用接続を 有します。CLKnピンを使用する場合、グローバルまたはリージョナル・クロックが使用さ れます。」という注記から「シングルエンドのクロック入力では、CLKpピンとCLKnピン の両方が PLL への専用接続を有します。」という注記に変更。
• PLL カスケード接続についての情報を追加。
• リセット信号が再び Low で駆動されると、PLL は再びロックし、入力クロックソースに再 同期することを明記。
continued...
日付 バージョン 変更内容
• 「クロック・フィードバック・モードは、クロック出力の立ち上がりエッジと PLL クロック入 力の立ち上がりエッジを揃えるために、クロック・ネットワークの遅延を補償します。デザイ ンのタイミング・クリティカル・クロック・パスを補償するにあたって、適切なタイプを選択し ます。PLL 補正は必ずしも必要ではありません。補償の必要性が特定されない限り、PLL は ( 補償のない ) ダイレクトモードで設定する必要があります。ダイレクトモードは最高 の PLL ジッター性能を提供し、補償クロックリソースの不要な消費を回避します。」という クロック・フィードバック・モードの説明を追加。
• clkswitch信号を正のトリガーから負のトリガーに更新。
• 次の資料へのリンクを追加。
— Altera I/O Phase-Locked Loop (Altera IOPLL) IP コア・ユーザーガイド— ( 英語版 ) Quartus Primeソフトウェアの I/O PLL ソフトウェア・サポートについ て、詳細情報を提供します。
— PLLおよびクロック・ネットワークの章、Arria 10トランスミッター PHY ユーザーガ イド— ( 英語版 ) Quartus Primeソフトウェアの fPLL ソフトウェアのサポートに 関する詳細情報を提供します。
— ソフトウェアにおける fPLL ソフトウェアのサポートに関する詳細を提供します。
2014 年 8 月 2014.08.18 • HSSI バンクからの専用クロック入力ピン名を更新。
• 項「階層クロック・ネットワーク」の説明を更新。
• 項「専用クロック入力ピン」の説明を更新。
• 内部ロジックの項から PCLK ネットワークを削除。
• PCLK コントロール・ブロックのセクションで説明を更新。
• 次の図を変更。
— Arria 10 デバイスにおける HSSI カラムの PCLK コントロール・ブロック
— Arria 10 デバイスにおける I/O カラムの PCLK コントロール・ブロック
• IQTXRXCLK 補償モードを削除。
• fPLL と I/O PLL の上位レベルのブロック図を更新。
• マニュアル・クロック・スイッチオーバーについての説明を更新。
• PLL リコンフィグレーションについての説明を更新。
2013 年 12 月 2013.12.02 初版