[PDF] Top 20 J114 e JETTA 2004 6 最近の更新履歴 Hideo Fujiwara J114 e JETTA 2004 6

... Keywords: ATPG, scan and non-scan, fault efficiency 1. Introduction Both full [5] and partial [1] scan techniques fail to pro- vide at speed testing. Though partial scan offers lower overhead than full scan, it fails to ... 完全なドキュメントを参照

... State differentiation that considers the fault effect in all time frames is also called fault propagation. Generally, backtracks might occur between the three steps. For a given fault, step 1 is performed to obtain an ... 完全なドキュメントを参照

... This paper is organized as follows. Section 2 introduces some basic concepts, such as the data path digraph, and outlines the problems to be solved. Section 3 addresses the power constraints for problem 1, and shows ... 完全なドキュメントを参照

... In [2,3] the effects of an imperfect tester on the resulting yield during a delay (AC) test is discussed. In [4,5] a more generalized fault probability model is introduced to enhance the defect vs. yield equation. In ... 完全なドキュメントを参照

... 1. Introduction Test generation for a sequential circuit is, in general a hard problem and may be unsolvable in reasonable amount of time for a large circuit [1],[2]. If a test generation problem of a sequential circuit ... 完全なドキュメントを参照

... on D out . ✷ In the test of the ASR, we can consider from the assumptions (A1) and (A2) that every function block of the programming circuit except the ASR is correct and there exist some faults in at most one module of ... 完全なドキュメントを参照

... Fig. 6 Rotating enhanced flip-flop. 4.1 The DFT Elements We consider three types of DFT elements in our ap- proach. They are MUXs, thru functions and rotating enhanced flip-flops (REFFs). The operation of a MUX is ... 完全なドキュメントを参照

... Recent works link tests for modules inside proces- sors with test programs to achieve high fault efficiency for structural fault models. Krantis et al.[5] propose ef- ficient deterministic approach for modules with regu- ... 完全なドキュメントを参照

... At present, multiple scan chain design is often used to reduce the scan test shift time. This technique consists of splitting the scan chain in small scan sub-chains activated at the same time. The size of the different ... 完全なドキュメントを参照

... Hiroyuki IWATA † , Tomokazu YONEDA † , Satoshi OHTAKE † , and Hideo FUJIWARA † あらまし 本論文では，レジスタ転送レベルデータパスを対象とし，完全故障検出効率を保証する非スキャン 方式に基づくテスト容易化設計法を提案する．この手法では，レジスタ転送レベルデータパスの性質として部分 ... 完全なドキュメントを参照

... ISB-RISC に 対し ， C ∗ (S) を 用いた テ スト 生成では ， S に 比べ，より多くの故障が 検出可能となり，テスト 生成時間もそれぞ れ 約 1/10000 ， 1/20 と 大幅に 短縮 した ．また ， C ∗ (S) で判定不可能となる故障も存在す るが ， S と比べてより多くの故障が 検出可能または冗 長と 判定され た ．すなわ ち，組合せ ATPG を用いて テスト ... 完全なドキュメントを参照

... Li: Huahong Co. Group is the largest national ASIC design and manufacture group in China. Huahong Group incorporated specifically to undertake the “909” project, the most important microelectronic project of China’s ... 完全なドキュメントを参照

... . . . . . . . t n d (t n , R) d (t n ,t 1 ) d (t n ,t 2 ) · · · — Therefore, we could apply some heuristics [10] for the in- put encoding problem to design an ISTG. However, this is still an open problem. In this paper, ... 完全なドキュメントを参照

... Table 6 Circuit characteristics. tics of the controller part and the data path part re- spectively. The columns PI, PO and area denote the numbers of primary inputs and primary outputs and area of respective ... 完全なドキュメントを参照

... 縮退故障のテスト生成アルゴリズムを用いたパス遅延故障に対する テスト生成法 大谷 浩平 † 大竹 哲史 †† 藤原 秀雄 †† A Test Generation Method for Path Delay Faults Using Stuck-at Fault Test Generation Algorithms ... 完全なドキュメントを参照

... M の 制 御経路， P 3 を M の 観 測経路と 呼ぶ ． 単一制御可検査デ ータパスにおいて TPG と RA を それぞれ PI と PO に 置くことに より，組合せ 回路要 素 M に 対し て ，制御経路を 用いて PI から 連続し た テ スト 系列を印加し ，観測経路を用いて M の応答を 連続し て PO で 観測できる．ほとんど の組合せ回路要 素（ ... 完全なドキュメントを参照

... 入力隣接レジスタにデータ転送を行う命令が別のレジ スタの値を必要とするかもしれない．すなわち，ある 命令に先行して別の命令を実行する必要がある．提案 手法では，選択した複数の命令の実行順序に関する依 存関係を半順序関係として抽出し，外部入力から入力 隣接レジスタの値を正当化するために必要なすべての ... 完全なドキュメントを参照

... Tomoo Inoue is a professor of Graduate School of Information Sciences, Hiroshima City University. His research interests include test generation and high-level synthesis and design for testability and dependability, as ... 完全なドキュメントを参照

... Table 4 Test application time (select from either Scan or NS-DFT). of the SoC. The 2nd column shows the maximum TAM width of each SoC. The 3rd column denotes the core num- ber denoted in Table 1. The 4th column shows ... 完全なドキュメントを参照

... All test vectors are applied but they can be partitioned into several sub test sets. In scan testing each test vector is shifted in (scanned in), and after a capture cycle, the test response is shifted out (scanned out), ... 完全なドキュメントを参照