早稲田大学大学院情報生産システム研究科
博 士 論 文 概 要
論 文 題 目
システム LSI 向け混載 DRAM の高性能化 と超低消費電力化に関する研究
Research on a High-Performance and Ultra-Low-Power Embedded DRAM for System LSIs
申 請 者
森下 玄
Fukashi Morishita
氏 名
情報生産システム工学専攻 回路構成技術研究 専攻・研究指導
(課程内のみ)
2005 年 4 月
本 論 文 は シ ス テ ム L S I 向 け 混 載 D R A M の 高 性 能 化 と 超 低 消 費 電 力 化 に 関 す る 研 究 成 果 を ま と め た も の で 、 本 文 は ６ 章 よ り 構 成 さ れ て い る 。
近 年 で は 、 家 電 の デ ジ タ ル 化 や イ ン タ ー ネ ッ ト を 中 心 と し た ネ ッ ト ワ ー ク な ど 情 報 の デ ジ タ ル 化 が 進 ん で い る 。 こ う し た 中 で 、 高 機 能 シ ス テ ム L S I の 果 た す 役 割 は 非 常 に 重 要 な も の と な っ て き て お り 、 特 に 、 携 帯 電 話 や 個 人 向 け 携 帯 機 器 な ど で は 、 高 性 能 か つ 低 消 費 電 力 動 作 が 必 要 と い う 新 た な 要 求 も 出 始 め て い る 。 本 研 究 で は 、 そ う い っ た 要 求 に こ た え る べ く 、 先 端 シ ス テ ム L S I に 使 用 さ れ る メ モ リ コ ア の 高 性 能 化 、 低 消 費 電 力 化 、 安 定 化 を 図 る た め の さ ま ざ ま な 提 案 を 行 い 、 試 作 評 価 に よ り 有 効 性 を 検 証 し た 。 具 体 的 に は 、 シ ス テ ム L S I に 用 い ら れ る 混 載 ダ イ ナ ミ ッ ク R A M （ 混 載 D R A M ） に 関 し て 、 微 細 化 に 伴 い 顕 在 化 す る リ ー ク 電 流 の 低 減 技 術 や 待 機 時 電 流 を 低 減 す る 技 術 、 電 源 電 圧 や ア レ イ 信 号 を 高 精 度 で 制 御 す る 高 性 能 化 技 術 、 低 電 圧 で の セ ン ス ア ン プ の 安 定 動 作 技 術 、 ノ イ ズ の 低 減 化 技 術 、 S O I デ バ イ ス を 用 い る こ と に よ る 高 速 ／ 低 消 費 電 力 化 技 術 な ど の 研 究 を 通 じ て 、 混 載 D R A M を 高 性 能 化
／ 超 低 消 費 電 力 化 す る 為 の 技 術 指 針 を 得 る こ と が で き た 。
第 １ 章 序 論
本 研 究 分 野 で あ る 混 載 D R A M の 背 景 に つ い て 述 べ 、 本 研 究 の 目 的 を 明 ら か に し た 。
第 ２ 章 混 載 D R A M の 高 速 動 作 ／ 低 待 機 時 電 力 動 作 技 術
高 速 動 作 の た め に は 、 ト ラ ン ジ ス タ の パ フ ォ ー マ ン ス を 改 善 す る の が も っ と も よ い 手 法 で あ る 。 し か し 、 パ フ ォ ー マ ン ス 向 上 は 、 し き い 値 電 圧 の 低 下 や オ フ リ ー ク 電 流 の 増 大 を 伴 い 、 本 研 究 で 目 指 す 低 消 費 電 力 化 と の 両 立 と 相 容 れ な い 。 こ の た め 、 さ ま ざ ま な 回 路 上 の 工 夫 に よ り 、 メ モ リ コ ア の 高 速 動 作 と 低 待 機 時 電 力 の 両 立 す る 手 法 を 提 案 し 、 次 の よ う な 結 果 を 得 た 。
１ ） 高 速 ラ ン ダ ム サ イ ク ル 動 作 で は 、 遅 延 素 子 の ば ら つ き が 大 き な 問 題 と な る 。 こ れ を 補 償 す る た め に 、 P L L （ P h a s e L o c k e d L o o p ） を 応 用 し た 自 己 補 正 型 タ イ ミ ン グ 制 御 （ S T C ） 回 路 を 提 案 し た 。 S T C 回 路 は 、 自 己 補 正 タ イ ミ ン グ を 電 圧 情 報 と し て 送 信 す る 送 信 部 と 、 そ の 電 圧 を 受 け て 必 要 な 遅 延 情 報 を 再 生 す る 受 信 部 か ら 構 成 さ れ て お り 、 自 己 補 正 機 能 に よ り 電 源 電 圧 、 周 囲 温 度 、 製 造 時 の ば ら つ き に 左 右 さ れ な い 、 ほ ぼ 一 定 の 遅 延 量 を 得 る こ と が で き た 。
２ ） S T C 回 路 に よ っ て 得 ら れ た 高 精 度 な タ イ ミ ン グ 信 号 を メ モ リ コ ア 全 体 に 高 精 度 で 伝 送 す る た め 、 ネ ガ テ ィ ブ エ ッ ジ 転 送 （ N E T ） 回 路 を 提 案 し た 。 通 常 で あ れ ば １ 本 の 信 号 線 で 活 性 化 、 非 活 性 化 の タ イ ミ ン グ を 伝 送 す る が 、 諸 ば ら つ き に よ り 正 確 に パ ル ス が 伝 播 で き な い 問 題 が あ っ た 。 こ れ に 対 し て N E T 回 路 で は 活 性 化 と 非 活 性 化 の 為 に 別 々 の 信 号 線 を 準 備 し 、 そ の 信 号 線 の H → L の 遷 移 の エ ッ ジ の み を 使 用 す る 。 こ れ に よ り デ ュ ー テ ィ サ イ ク ル が 変 わ っ て も 高 精 度 に 伝 送 で き る だ け で な く 、 精 度 に 影 響 を 与 え る H → L の 遷 移 の エ ッ ジ は 駆 動 能 力 の 高 い N M O S ト ラ ン ジ
ス タ で 駆 動 し て い る の で レ イ ア ウ ト サ イ ズ を 小 さ く す る こ と が で き る 。 本 S T C 回 路 、 N E T 回 路 の 組 み 合 わ せ に よ り 、 従 来 高 性 能 プ ロ セ ス で し か 実 現 で き な か っ た よ う な 2 5 0 M H z ク ラ ス の 超 高 速 ラ ン ダ ム サ イ ク ル 動 作 を 、 低 消 費 プ ロ セ ス を 用 い て 実 現 で き る こ と を シ ミ ュ レ ー シ ョ ン で 検 証 し た 。
３ ） モ バ イ ル 機 器 に お け る ス タ ン バ イ 電 流 を 最 小 化 す る た め に 、 デ ー タ 保 持 専 用 の 動 作 モ ー ド で あ る パ ワ ー ダ ウ ン デ ー タ 保 持 （ P D D R ） モ ー ド を 提 案 し た 。 P D D R モ ー ド で は 、 メ モ リ ア レ イ 電 圧 の 低 電 圧 化 （ 1 . 2 V → 0 . 8 V ） 、 非 動 作 ブ ロ ッ ク の 電 源 遮 断 に よ っ て 大 幅 に 消 費 電 力 が 低 減 さ れ る 。 1 6 M b の コ ア 容 量 に 対 し て は 、 7 7 µ W ま で の 低 減 が 可 能 で あ る と 見 積 も る こ と が で き た 。 ま た P D D R モ ー ド 中 は 外 部 か ら の ク ロ ッ ク も 遮 断 す る た め 、 常 時 ク ロ ッ ク 入 力 が 必 要 な 自 己 補 正 型 の S T C 回 路 に 変 わ る 補 償 回 路 も 、 あ わ せ て 提 案 す る 。 本 補 償 回 路 に よ り 、 P D D R モ ー ド か ら ノ ー マ ル モ ー ド へ の 復 帰 時 間 は 1 µ s 以 下 に す る こ と が で き た 。
第 ３ 章 ア レ イ ノ イ ズ の 解 析 と 動 作 下 限 電 圧 改 善 技 術
セ ン ス ア ン プ 動 作 の 不 安 定 性 を 成 分 ご と に 切 り 分 け 、 さ ら に は 定 量 的 な 見 積 も り 値 、 経 験 値 に よ っ て 定 式 化 （ 近 似 式 化 ） す る こ と で 、 低 電 圧 動 作 限 界 の 半 経 験 的 な 解 析 手 法 を 提 案 し 、次 の よ う な 結 果 を 得 た 。
１ ) 従 来 、 モ デ リ ン グ や シ ミ ュ レ ー シ ョ ン が 困 難 で あ っ た セ ン ス ア ン プ 読 み 出 し マ ー ジ ン に 関 し て 、 マ ー ジ ン を 劣 化 さ せ る ノ イ ズ の 分 析 や 成 分 分 け を 行 い 、 実 測 結 果 と よ く 合 っ た モ デ ル 式 を 得 る こ と が で き た 。
２ ) カ ッ プ リ ン グ ノ イ ズ の 影 響 を 低 減 す る た め に 、 ビ ッ ト 線 イ コ ラ イ ズ 信 号 を P M O S ／ N M O S を 組 み 合 わ せ て 相 殺 す る ア レ イ 構 成 を 提 案 し た 。 提 案 し た 構 成 で は 、 ア レ イ 制 御 信 号 か ら の ビ ッ ト 線 カ ッ プ リ ン グ ノ イ ズ を 大 幅 に 削 減 す る こ と が で き 、 セ ン ス ア ン プ の 電 圧 下 限 特 性 を 大 き く 向 上 で き る 目 処 を 得 た 。
１ ） 低 電 圧 下 に お け る セ ン ス 動 作 マ ー ジ ン の 劣 化 を 抑 制 す る た め に 、 セ ン ス ア ン プ 駆 動 用 の 内 部 電 圧 発 生 回 路 と し て 、 新 規 プ リ ブ ー ス ト V D C 回 路 を 提 案 し た 。 本 回 路 で は 、 ド ラ イ バ 駆 動 電 流 を 過 渡 的 に 大 き く す る こ と で 、 セ ン ス 動 作 時 の 電 圧 の ピ ー ク ド ロ ッ プ を 低 減 し 、 ま た 十 分 な 電 荷 の 供 給 が さ れ た ら 給 電 は 自 動 的 に ス ト ッ プ す る た め 、 従 来 の プ リ ブ ー ス ト 回 路 に 起 こ り が ち で あ っ た 電 荷 の 過 給 電 を 防 止 す る こ と が で き た 。
第 ４ 章 モ バ イ ル 機 器 向 け 混 載 D R A M マ ク ロ へ の 応 用
0 . 1 3 µ m C M O S プ ロ セ ス を 用 い て 、 超 高 速 動 作 と 超 低 待 機 時 電 力 の 両 立 が 可 能 な モ バ イ ル 用 途 向 け の 1 6 M b ラ ン ダ ム サ イ ク ル 混 載 D R A M マ ク ロ を 開 発 し 、 一 連 の 評 価 を 通 し て次 の よ う な 結 果 を 得 た 。
１ ) 提 案 し た S T C 回 路 に よ り 、 従 来 の 混 載 D R A M 用 遅 延 回 路 が も つ 、 ベ ス ト ケ ー ス
／ ワ ー ス ト ケ ー ス で の P V T ば ら つ き （ 3 6 % ） を 、 約 1 / 1 0 の 3 . 8 % に ま で 低 減 す る こ と が で き た 。 合 わ せ て 提 案 し た N E T 回 路 と の 組 み 合 わ せ に よ り 、 低 消 費 プ ロ セ ス で あ る に も か か わ ら ず 、 1 . 2 V 動 作 時 に 3 1 2 M H z と い う 世 界 最 高 レ ベ ル の 高 速 ラ ン ダ
ム サ イ ク ル 動 作 を 実 現 す る こ と が で き た 。
２ ) ま た 、 P D D R モ ー ド を 用 い る こ と で 、 パ ワ ー ダ ウ ン 時 に は 従 来 比 9 5 % 減 に 相 当 す る 7 3 µ W （ 5 µ W / M b 以 下 ） と い う 、 高 速 ラ ン ダ ム サ イ ク ル 混 載 D R A M で は 世 界 最 小 レ ベ ル の 超 低 消 費 デ ー タ 保 持 電 力 も 実 現 す る こ と が で き た 。
３ ) 試 作 チ ッ プ の 開 発 を 通 し て 、 微 細 化 が 進 み ト ラ ン ジ ス タ の オ フ リ ー ク が 増 大 す る 中 に あ っ て も 、 モ バ イ ル ネ ッ ト ワ ー ク 機 器 用 途 向 け の 、 超 低 消 費 電 力 ／ 高 速 動 作 の 両 立 を 可 能 に す る 、 大 規 模 オ ン チ ッ プ メ モ リ ソ リ ュ ー シ ョ ン の 目 処 を 得 る こと が で き た 。
第 ５ 章 S O I デ バ イ ス 化 技 術
S O I - D R A M で は 埋 め 込 み 酸 化 膜 の 存 在 に よ り 、 メ モ リ セ ル 内 の p n 接 合 面 積 が 小 さ く な り 、 こ の 結 果 優 れ た デ ー タ 保 持 特 性 が 期 待 さ れ る 。 反 面 、 メ モ リ セ ル ト ラ ン ジ ス タ の フ ロ ー テ ィ ン グ ボ デ ィ 領 域 に 蓄 積 さ れ る 多 数 キ ャ リ ア が 、 種 々 の 問 題 を 引 き 起 こ す こ と が 懸 念 さ れ る （ フ ロ ー テ ィ ン グ ボ デ ィ 効 果 ） 。 こ れ ら の 問 題 点 を 解 析 す る と と も に 、 デ ー タ 保 持 特 性 の 向 上 の た め の 提 案 を 行 っ た 。 ま た 、 周 辺 ロ ジ ッ ク 回 路 の た め の 高 速 ・ 低 消 費 電 力 化 の 提 案 も 行 い 、 そ れ ら の 提 案 を 実 デ バ イ ス で 検 証 す る こ と に よ っ て 、 以 下 の 結 果 を 得 た 。
２ ） S O I - D R A M の 優 位 性 の 妨 げ と な る フ ロ ー テ ィ ン グ ボ デ ィ 効 果 を 取 り 上 げ 、 そ れ に 起 因 す る 電 流 リ ー ク の メ カ ニ ズ ム と デ ー タ 保 持 特 性 へ の 影 響 を 解 析 し た 。 S O I - D R A M セ ル で は 、 バ ル ク D R A M セ ル と は 違 い 、 ト ラ ン ジ ス タ の ソ ー ス − ボ デ ィ 間 に わ ず か に 残 っ た p n 接 合 の リ ー ク 成 分 が 、 デ ー タ 保 持 特 性 に 大 き く 影 響 を 与 え る こ と を 確 か め る こ と が で き た 。
３ ） S O I - D R A M で は 、 課 題 と な る 接 合 リ ー ク 成 分 を 最 適 化 し て い け ば 、 現 状 室 温 で 6 5 秒 の デ ー タ 保 持 時 間 を 5 2 0 秒 ま で 改 善 で き る こ と を 確 認 し た 。
４ ） 前 述 の フ ロ ー テ ィ ン グ ボ デ ィ 効 果 を 応 用 し 、 定 期 的 に ボ デ ィ に 蓄 積 さ れ た 多 数 キ ャ リ ア を 排 出 す る こ と で 、 ロ ジ ッ ク の 待 機 時 電 力 を 大 幅 に 削 減 で き る ダ イ ナ ミ ッ ク フ ロ ー テ ィ ン グ ボ デ ィ 制 御 回 路 を 提 案 し た 。 低 電 力 待 機 モ ー ド と ア ク テ ィ ブ モ ー ド の ス イ ッ チ ン グ に は 特 別 な 遷 移 時 間 な ど は 不 要 で あ り 、 高 速 な モ ー ド 切 り 替 え が 可 能 で あ る 。 実 デ バ イ ス で 検 証 し た 結 果 、 待 機 時 ロ ジ ッ ク 電 力 を 従 来 の 1 / 5 0 に 削 減 す る こ と が で き た 。
第 ６ 章 結 論
各 章 で 述 べ た シ ス テ ム L S I 向 け 混 載 D R A M の 高 性 能 化 と 超 低 消 費 電 力 化 に 関 す る 研 究 成 果 を 総 括 す る 。
研 究 業 績
① 学 術 誌 原著論文
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1. M. Iida, N. Kuroda, H. Otsuka, M. Hirose, Y. Yamasaki, K. Ohta, K. Shimakawa, T.
Nakabayashi, H. Yamauchi, T. Sano, T. Gyohten, M. Maruta, A. Yamazaki, F. Morishita, K.
Dosaka, M. Takeuchi, K. Arimoto, “A 322MHz random-cycle embedded DRAM with high-accuracy sensing and tuning,” IEEE Journal of Solid-State Circuits, (to be published).
2. A Yamazaki, F. Morishita, N. Watanabe, T. Amano, M. Haraguchi, H. Noda, A. Hachisuka, K. Dosaka, K. Arimoto, S. Wake, H. Ozaki, and T. Yoshihara, “A study of sense-voltage margins in low-voltage-operating embedded DRAM macros,” IEICE Trans. Electron., (to be published).
3. F. Morishita, I. Hayashi, H. Matsuoka, K. Takahashi, K. Shigeta, T. Gyohten, M. Niiro, H. Noda, M. Okamoto, A. Hachisuka, A. Amo, H. Shinkawata, T. Kasaoka, K. Dosaka, K.
Arimoto, K. Fujishima, K. Anami, and T. Yoshihara, “A 312-MHz 16-Mb random-cycle embedded DRAM macro with a power-down data retention mode for mobile applications,”
IEEE Journal of Solid-State Circuits, Vol.40, No.1, Jan. 2005, pp. 204-212.
4. H. Noda, K. Inoue, M. Kuroiwa, F. Igaue, K. Yamamoto, H. J. Mattausch, T. Koide, A. Amo, A. Hachisuka, S. Soeda, I. Hayashi, F. Morishita, K. Dosaka, K. Arimoto, K. Fujishima, K.
Anami, and T. Yoshihara, “A cost-efficient high-performance dynamic TCAM with pipelined hierarchical searching and shift redundancy architecture,” IEEE Journal of Solid-State Circuits, Vol.40, No.1, Jan. 2005, pp. 245-253.
5. N. Watanabe, F. Morishita, Y. Taito, A. Yamazaki, T. Tanizaki, K. Dosaka, Y. Morooka, F.
Igaue, K. Furue, Y. Nagura, T. Komoike, T. Morihara, A. Hachisuka, K. Arimoto, and H. Ozaki,
“An embedded DRAM hybrid macro with auto signal management and enhanced-on-chip tester,” IEICE Trans. Electron., Vol.E86-C, No.4, Apr. 2003, pp. 624-634.
6. T. Fujino, A. Yamazaki, Y. Taito ,M. Kinoshita, F. Morishita, T. Amano, M. Haraguchi, M.
Hatakenaka, A. Amo, A. Hachisuka, K. Arimoto, and H. Ozaki, “A low power embedded DRAM macro for battery-operated LSIs,” IEICE Trans. Electron., Vol.E86-A, No.12, Dec.
2003, pp. 2991-3000.
7. A. Yamazaki, T. Fujino, K. Inoue, I. Hayashi, H. Noda, N. Watanabe, F. Morishita, K.
Dosaka, Y. Morooka, S. Soeda, K. Arimoto, S. Wake, K. Fujishima, and H. Ozaki, “A 0.18um 32Mb embedded DRAM macro for 3-D graphics controller,” IEICE Trans. Electron., Vol.E85-C No.9, Sep. 2002, pp. 1697-1708.
8. F. Morishita, K. Arimoto, K. Fujishima, H. Ozaki, and T. Yoshihara, “Dynamic floating body control SOI CMOS for power managed multimedia ULSIs,” IEICE Trans. Electron., Vol.E84-C No.2, Feb. 2001, pp. 253-259.
9. T. Yamauchi, F. Morishita, S. Maeda, K. Arimoto, K. Fujishima, H. Ozaki, and T. Yoshihara,
“High-performance embedded SOI DRAM architecture for the low-power supply,” IEEE Journal of Solid-State Circuits, Vol.35, No.8, Aug. 2000, pp. 1169-1178.
10. F. Morishita, Y. Yamaguchi, T. Eimori, T. Oashi, K. Arimoto, Y. Inoue, T. Nishimura, and M.
Yamada, “Analysis and optimization of floating body cell operation for high-speed SOI-DRAM,” IEICE Trans. Electron., Vol.E82-C, No.3, Mar. 1999, pp. 544-552.
11. T. Eimori, T. Oashi, F. Morishita, T. Iwamatsu, Y. Yamaguchi, F. Okuda, K. Shimomura, H.
Shimano, N. Sakashita, K. Arimoto, Y. Inoue, S. Komori, M. Inuishi, T. Nishimura, and H.
Miyoshi, “Approaches to extra low voltage DRAM operation by SOI-DRAM,” IEICE Trans.
Electron., Vol. 45, No.5, May 1998, pp. 1000-1009.
12. S. Tomishima, F. Morishita, M. Tsukude, T. Yamagata, and K. Arimoto, “A long data retention SOI DRAM with the body refresh function,” IEICE Trans. Electron., Vol.E80-C No.7, Jul. 1997, pp. 899-904.
13. S. Kuge, F. Morishita, T. Tsuruda, S. Tomishima, M. Tsukude, T. Yamagata, and K.
Arimoto, “SOI-DRAM circuit technologies for low power high speed multigiga scale memories,” IEICE Trans. Electron., Vol.E79-C No.7, Jul. 1996, pp. 997-1002.
14. Y. Yamaguchi, T. Oashi, T. Eimori, T. Iwamatsu, S. Miyamoto, K. Suma, T. Tsuruda, F.
Morishita, M. Hirose, H. Hidaka, K. Arimoto, K. Fujishima, Y. Inoue, T. Nishimura, H. Miyoshi,
“Features of SOI DRAM's and their potential for low-voltage and/or giga-bit scale DRAM's,”
IEICE Trans. Electron., Vol.E79-C No.6, Jun. 1996, pp. 772-780.
15. S. Kuge, F. Morishita, T. Tsuruda, S. Tomishima, M. Tsukude, T. Yamagata, and K.
Arimoto, ”SOI-DRAM circuit technologies for low power high speed multigiga scale memories,” IEEE Journal of Solid-State Circuits, Vol.31, No.4, Apr. 1996, pp. 586-591.
16. K. Suma, T. Tsuruda, H. Hidaka, T. Eimori, T. Oashi, Y. Yamaguchi, T. Iwamatsu, M.
Hirose, F. Morishita, K. Arimoto, K. Fujishima, Y. Inoue, T. Nishimura, and T. Yoshihara, “An SOI-DRAM with wide operating voltage range by CMOS/SIMOX technology,” IEEE Journal of Solid-State Circuits, Vol.29, No.11, Nov. 1994, pp. 1323-1329.
② 国 際 学 会講演（査 読あり）
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17. H. Noda, K. Dosaka, F. Morishita, and K. Arimoto, “A soft-error-immune maintenance-free TCAM architecture with associated embedded DRAM,” Proc. IEEE Custom Integrated Circuits Conf., Sep. 2005, (accepted).
18. F. Morishita, H. Noda, T. Gyohten, M. Okamoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto, “A capacitorless twin-transistor random access memory (TTRAM) on SOI,” Proc.
IEEE Custom Integrated Circuits Conf., Sep. 2005, (accepted).
19. M. Iida, N. Kuroda, H. Otsuka, M. Hirose, Y. Yamasaki, K. Ohta, K. Shimakawa, T.
Nakabayashi, H. Yamauchi, T. Sano, T. Gyohten, M. Maruta, F. Morishita, A. Yamazaki, K.
Dosaka, M. Takeuchi, K. Arimoto, “A 322MHz random-cycle embedded DRAM with high-accuracy sensing and tuning,” ISSCC Dig. Tech. Papers, Feb. 2005, pp. 202-203.
20. F. Morishita, I. Hayashi, H. Matsuoka, K. Takahashi, K. Shigeta, T. Gyohten, M. Niiro, M. Okamoto, A. Hachisuka, A. Amo, H. Shinkawata, T. Kasaoka, K. Dosaka, and K.
Arimoto, “A 312MHz 16Mb random-cycle embedded DRAM macro with 73µW power-down mode for mobile applications,” ISSCC Dig. Tech. Papers, Feb. 2004, pp. 202-203.
21. N. Watanabe, F. Morishita, Y. Taito, A. Yamazaki, T. Tanizaki, K. Dosaka, Y. Morooka, F. Igaue, K. Furue, Y. Nagura, T. Komoike, T. Morihara, A. Hachisuka, K. Arimoto, and H.
Ozaki, “An embedded DRAM hybrid macro with auto signal management and enhanced-on-chip tester,” ISSCC Dig. Tech. Papers, Feb. 2001, pp. 388-389.
22. A. Yamazaki, T. Fujino, K. Inoue, I. Hayashi, H. Noda, N. Watanabe, F. Morishita, J.
Ootani, M. Kobayashi, K. Dosaka, Y. Morooka, H. Shimano, S. Soeda, A. Hachisuka, Y.
Okumura, K. Arimoto, S. Wake, and H. Ozaki, “A 56.8GB/s 0.18µm embedded DRAM macro with dual port sense amplifier for 3D graphics controller,” ISSCC Dig. Tech. Papers, Feb.
2000, pp. 394-395.
23. F. Morishita, M. Tsukude, and K. Arimoto, “Dynamic floating body control SOI CMOS for power managed multimedia ULSIs,” Proc. IEEE Custom Integrated Circuits Conf., May 1997, pp.263-266.
24. T. Oashi, T. Eimori, T. Iwamatsu, Y. Yamaguchi, F. Morishita, K. Arimoto, Y. Inoue, and T.
Nishimura,“16Mb DRAM/SOI technologies for sub-1 V operation,”IEDM. Tech. Dig., Dec.
1996, pp. 609-612.
25. S. Tomishima, F. Morishita, M. Tsukude, T. Yamagata, and K. Arimoto, “A long data retention SOI-DRAM with the body refresh function,” Symp. on VLSI Circ. Dig. Tech. Papers, May 1996, pp. 198-199.
26. F. Morishita, K. Suma, M. Hirose, T. Tsuruda, Y. Yamaguchi, T. Eimori, T. Oashi, K.
Arimoto, Y. Inoue, and T. Nishimura, “Leakage mechanism due to floating body and countermeasure on dynamic retention mode of SOI-DRAM,” Symp. on VLSI Tech. Dig. Tech.
Papers, May 1995, pp. 141-142.
③研究会
27. 行天隆幸、森下玄、林勇、松岡秀人、高橋和裕、重田邦安、新納充貴、岡本真子、蜂須 賀敦司、天羽生淳、新川田裕樹、笠岡竜雄、堂阪勝己、有本和民、「低消費データ保持モー ドを搭載したモバイル用途向け 16Mbit混載DRAMコア」信学技報 ICD2004-8, pp. 13-18, 2004 年 4 月
28. T. Amano, F. Morishita, S. Kuge, S. Tomishima, and K. Arimoto, “Low voltage / low power SOI-DRAM with multiple body control circuits,” in Proc. International Workshop on Advanced LSI’s 1996, Kyungju, Korea, Jul. 1996, pp. 76-82.26.
29. 久家重博、森下玄、鶴田孝弘、築出正樹、冨嶋茂樹、山形整人、有本和民、「SOI構造に 適 し た 低 電 圧 大 容 量 DRAM 高 速 回 路 技 術 」 信 学 技 報 ED95-48, SDM95-43, ICD95-52, pp.15-21, 1995 年 6 月
30. 須磨克博、鶴田孝弘、森下玄、日高秀人、広瀬正和、山口泰男、栄森貴尚、西村正、有 本和民、藤島一康、「CMOS/SIMOX技術を用いた動作電圧範囲の広いSOI-DRAM」信学技報 SDM94-28, ICD94-39, pp. 41-48, 1994 年 5 月
31. 大芦敏行、木村広嗣、森下玄、須磨克博、栄森貴尚、井上靖郎、西村正、「スタック型キ ャパシタ構造の薄膜SOI-DRAMプロセス」信学技報 SDM94-21, ICD94-32, pp.33-39, 1994 年 5 月
④その他
32. 米国特許[USP] 48 件［5,694,364 / 5,708,610 / 5,757,175 / 5,841,172 / 5,867,418 / 5,877,978 / 5,909,046 / 6,038,189 / 6,046,476 / 6,064,621 / 6,072,743 / 6,081,443 / 6,154,411 / 6,184,744 / 6,215,720 / 6,246,280 / 6,272,034 / 6,323,689 / 6,329,873 他］
33. 日本特許 公開中 49 件
