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セクション I. DDR および DDR2 SDRAM 高性能コン
トローラ および ALTMEMPHY IP ユーザーガイド
ドキュメント・バージョン : 1.3 ドキュメント・デート : 2010 年 2 月 EMI_DDR_UG-1.3Copyright © 2010 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending ap-plications, maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty,
目次
この項について
改訂履歴 . . . vii第 1 章 . この IP について
リリース情報 . . . 1‒2 サポートされるデバイス・ファミリ . . . 1‒2 機能 . . . 1‒3 サポートされていない機能 . . . 1‒4 MegaCore 検証 . . . 1‒5 リソース使用率 . . . 1‒5 ALTMEMPHY メガファンクション . . . 1‒5 高性能コントローラ (HPC) . . . 1‒7 高性能コントローラ II (HPC II) . . . 1‒8 システム要件 . . . 1‒10 インストールおよびライセンス . . . 1‒10 無償評価版 . . . 1‒11 OpenCore Plus タイム・アウト動作 . . . 1‒11第 2 章 . 使用法
デザイン・フロー . . . 2‒1 SOPC Builder のフロー . . . 2‒2 パラメータの指定 . . . 2‒2 SOPC Builder システムの終了 . . . 2‒3 MegaWizard Plug-In Manager のフロー . . . 2‒4 パラメータの指定 . . . 2‒4 生成されるファイル . . . 2‒6第 3 章 . パラメータの設定
ALTMEMPHY パラメータの設定 . . . 3‒1 メモリ設定 . . . 3‒2 カスタム・メモリ・プリセットを作成するための Preset Editor の使用 . . . 3‒3 ディレート・メモリ・セットアップおよびホールド・タイミング . . . 3‒9 PHY 設定 . . . 3‒11 ボード設定 . . . 3‒13 コントローラ・インタフェース設定 . . . 3‒14 DDR または DDR2 SDRAM 高性能コントローラのパラメータ設定 . . . 3‒14 コントローラ設定 . . . 3‒16第 4 章 . コンパイルおよびシミュレーション
デザインのコンパイル . . . 4‒1 デザインのシミュレーション . . . 4‒4 NativeLink によるシミュレーション . . . 4‒5 IP 機能シミュレーション . . . 4‒6iv
第 5 章 . 機能の説明 ̶ALTMEMPHY
ブロック説明 . . . 5‒1 キャリブレーション . . . 5‒2 ステップ 1: メモリ・デバイスの初期化 . . . 5‒4 ステップ 2: ライト・トレーニング・パターン . . . 5‒4 ステップ 3: 読み出し再同期化（キャプチャ）クロック位相 . . . 5‒4 ステップ 4: リードおよびライト・データパス・タイミング . . . 5‒5 ステップ 5: アドレスおよびコマンド・クロック・サイクル . . . 5‒5 ステップ 6: ポストアンブル . . . 5‒5 ステップ 7: ユーザー・モードの準備 . . . 5‒5 アドレスおよびコマンド・データパス . . . 5‒7 Arria GX、Arria II GX、Cyclone III、HardCopy II、Stratix II、および Stratix II GX デバイス . 5‒7 Stratix III および Stratix IV デバイス . . . 5‒9 クロックおよびリセット管理 . . . 5‒9 Arria GX、Arria II GX、HardCopy II、Stratix II、あよび Stratix II GX デバイス . . . 5‒9 Cyclone III デバイス . . . 5‒18 Stratix III および Stratix IV デバイス . . . 5‒21 リード・データパス . . . 5‒26 Arria GX、Arria II GX、HardCopy II、Stratix II、および Stratix II GX デバイス . . . 5‒26 Cyclone III デバイス . . . 5‒28 Stratix III および Stratix IV デバイス . . . 5‒29 ライト・データパス . . . 5‒31 Arria GX、Arria II GX、Cyclone III、HardCopy II、Stratix II、および Stratix II GX デバイス 5‒31 Stratix III および Stratix IV デバイス . . . 5‒32 ALTMEMPHY 信号 . . . 5‒33 PHY からコントローラへのインタフェース . . . 5‒41 カスタム・コントローラの使用 . . . 5‒50 準備ステップ . . . 5‒50 デザインの検討事項 . . . 5‒50 クロックおよびリセット . . . 5‒50 キャリブレーション・プロセス要件 . . . 5‒51 他のローカル・インタフェース要件 . . . 5‒51 アドレスおよびコマンド・インタフェース . . . 5‒51 リード・コマンドとリード・データ間のハンドシェイク・メカニズム . . . 5‒52 ライト・コマンドとライト・データの間のハンドシェイク・メカニズム . . . 5‒53 部分書き込み動作 . . . 5‒53v
第 6 章 . 機能の説明 ̶ 高性能コントローラ
ブロック説明 . . . 6‒2 コマンド FIFO バッファ . . . 6‒3 ライト・データ FIFO バッファ . . . 6‒3 ライト・データ・トラッキング・ロジック . . . 6‒3 メイン・ステート・マシン . . . 6‒3 バンク管理ロジック . . . 6‒3 タイマ・ロジック . . . 6‒4 ステート・マシンの初期化 . . . 6‒4 アドレスおよびコマンド・デコード . . . 6‒4 PHY インタフェース・ロジック . . . 6‒4 ODT 生成するロジック . . . 6‒4 低消費電力モード・ロジック . . . 6‒5 コントロール・ロジック . . . 6‒5 誤り訂正コード（ECC） . . . 6‒6 割り込み . . . 6‒9 部分的書き込み . . . 6‒9 部分的バースト . . . 6‒10 ECC レイテンシ . . . 6‒11 ECC レジスタ . . . 6‒11 ECC レジスタ・ビット . . . 6‒14 トップレベル・ファイルの例 . . . 6‒16 サンプル・ドライバ . . . 6‒17 トップレベル信号の記述 . . . 6‒19第 7 章 . 機能の説明 ̶ 高性能コントローラ II
HPC から HPC II へのアップグレード . . . 7‒1 ブロック説明 . . . 7‒3 Avalon-MM データ・スレーブ・インタフェース . . . 7‒4 ライト・データ FIFO バッファ . . . 7‒5 コマンド・キュー . . . 7‒5 バンク管理ロジック . . . 7‒5 タイマ・ロジック . . . 7‒5 コマンド発行のステート・マシーン . . . 7‒6 アドレスおよびコマンド・デコード・ロジック . . . 7‒6 ライトおよびリード・データパス、およびライト・データ・タイミング・ロジック . . . 7‒6 ODT 生成ロジック . . . 7‒7 ユーザー制御の側波帯信号 . . . 7‒7 ユーザー自動プリチャージのコマンド . . . 7‒7 ユーザー・リフレッシュ・コマンド . . . 7‒7 マルチ・キャスト・ライト . . . 7‒7 低消費電力モード・ロジック . . . 7‒8 コンフィギュレーションおよびステータス・レジスタ (CSR) インタフェース . . . 7‒8 誤り訂正コード（ECC） . . . 7‒8 部分的書き込み . . . 7‒9 部分的バースト . . . 7‒11 トップレベル・ファイルの例 . . . 7‒11 サンプル・ドライバ . . . 7‒12 トップレベル信号の記述 . . . 7‒14 レジスタ・マップの説明 . . . 7‒21第 8 章 . レイテンシ
vi
第 9 章 . タイミング図
DDR および DDR2 高性能コントローラ . . . 9‒1 自動プリチャージ . . . 9‒2 ユーザー・リフレッシュ . . . 9‒3 フル・レート・リード . . . 9‒4 ハーフ・レート・リード . . . 9‒6 フル・レート・ライト . . . 9‒8 ハーフ・レート・ライト . . . 9‒10 初期化タイミング . . . 9‒12 キャリブレーション・タイミング . . . 9‒14 DDR および DDR2 高性能コントローラ II . . . 9‒15 ハーフ・レート・リード . . . 9‒16 ハーフ・レート・ライト . . . 9‒18 フル・レート・リード . . . 9‒20 フル・レート・ライト . . . 9‒22追加情報
アルテラへのお問い合わせ . . . Info‒1 表記規則 . . . Info‒1この項について
改訂履歴
以下の表に本項の改訂履歴を示します。 日付 バージョン 変更内容 2010 年 2 月 1.3 誤字脱字修正。 2010 年 2 月 1.2 ■ Stratix IV デバイスのフル・サポート。 ■ 初期化のタイミング図および HPC のキャリブレーションの段階を追加。 2009 年 11 月 1.1 マイナー修正。 2009 年 11 月 1.0 初版viii この項について 改訂履歴
1. この IP について
アルテラの DDR および DDR2 SDRAM 高性能コントローラ MegaCore ファンクション は、業界標準の DDR SDRAM および DDR2 SDRAM への簡略化されたインタフェース を提供します。ALTMEMPHY メガファンクションは、メモリに対する読み出しおよび 書き込み動作を実行し、メモリ・コントローラとメモリ・デバイス間のインタ フェースとして使用されます。この MegaCore ファンクションは、アルテラの ALTMEMPHY メガファンクションと連携して動作します。 DDR および DDR2 SDRAM 高性能コントローラ MegaCore ファンクションおよび ALTMEMPHY メガファンクションは、フル・レートまたはハーフ・レート DDR およ び DDR2 SDRAM インタフェースを提供します。DDR および DDR2 SDRAM 高性能コン トローラ MegaCore ファンクションは 2 つのコントローラ・アーキテクチャを提供し ます。それらは高性能コントローラ（HPC）および高性能コントローラ II（HPC II） です。 HPC II はより高い効率および最新機能を提供します。 1 記述しないかぎり、DDR及び DDR2 SDRAMの高性能コントローラはHPC及びHPC II を参 照しています。 図 1–1に、DDR または DDR2 SDRAM 高性能コントローラの MegaCore ファンクション を作成する、トップレベル・ファイルの例を含むシステム・レベルのブロック図を 示します。MegaWizard™ Plug-In Manager は、サンプル・ドライバ、および DDR または DDR2 SDRAM 高性能コントローラのカスタム・バリエーションを含むトップレベル・ファ イルの例を生成します。 コントローラはインスタンス化された ALTMEMPHY のメガ ファンクションのインスタンスを PLL 及び DLL にインスタンス化します。 ALTMEMPHY メガファンクションの複数のインスタンスの間で DLL を共有する場合 は、オプションで ALTMEMPHY メガファンクションの外部に DLL をインスタンス化 することができます。PLL は複数のインスタンスに共用されてはいけませんが、複 数のインスタンスの間で一部の PLL クロック出力を共有することができます。 トップレベル・ファイルの例は、シミュレーション、合成、およびハードウェア上 で使用可能な完全に動作するデザインです。 サンプル・ドライバは、セルフ・テス ト・モジュールでコントローラにリードとライトのコマンドを発行し、リード･デー タをチェックして、パス / フェイルおよびテスト完了の信号を出力します。 図 1‒1. システム・レベル図 図 1–1の注：
(1) Instantiate DLL Externally を選択する際、DLL が ALTMEMPHY メガファンクションの外部にインスタンス 化されます。 パス/ フェイル 外部 メモリ・ デバイス ALTMEMPHY 高性能 コントローラ サンプル・ ドライバ PLL (1) トップレベル・ファイルの例 DLL
1–2 第 1 章 : この IP について リリース情報 ALTMEMPHY メガファンクションは、メモリ・デバイスとメモリ・コントローラ間の データパスを作成します。 メガファンクションは、スタンドアロン製品として利用可 能であり、またはアルテラの高性能メモリ・コントローラと併用して使用できます。 スタンドアロン製品の場合は、ALTMEMPHY メガファンクションをカスタム・コント ローラまたはサードパーティ・コントローラと共に使用することができます。
リリース情報
表 1–1に、DDR と DDR2 SDRAM 高性能コントローラおよび ALTMEMPHY IP のリリー スに関する情報を示します。 アルテラは、Quartus®II ソフトウェアの現行バージョンが、各 MegaCore ファンク ションの前のバージョンをコンパイルできることを検証しています。 「MegaCore IPLibrary Release Notes and Errata」では、この検証に例外がある場合に報告します。 アル
テラは、1 リリースより前の MegaCore ファンクションのバージョンのコンパイルは 検証していません。DDR および DDR2 SDRAM 高性能コントローラおよび Quartus II の
特定のバージョンの ALTMEMPHY メガファンクションについて詳しくは、「Quartus II
Software Release Notes」を参照してください。
サポートされるデバイス・ファミリ
MegaCore ファンクションは、ターゲットのアルテラ・デバイス・ファミリに対し、 フル・サポートあるいは暫定サポートを提供しています。 ■ フル・サポートとは、メガファンクションがデバイス・ファミリの機能要件およ びタイミング要求値をすべて満たしており、生産デザインで使用可能であること を意味します。 ■ 暫定サポートとは、メガファンクションがすべての機能要件を満たしますが、メ ガファンクションに対し、デバイス・ファミリについてのタイミング解析がまだ 行われていることを意味します。 表 1–2に、DDR と DDR2 SDRAM 高性能コントローラにより各アルテラ・デバイス・ ファミリに提供されるサポートのレベルを示します。 表 1‒1. リリース情報 項目 説明 バージョン 9.1 SP1 リリース月 2010 年 2 月 製品コード IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II) プロダクト ID 00BE (DDR SDRAM) 00BF (DDR2 SDRAM) 00CO (ALTMEMPHY メガファンクション ) ベンダ ID 6AF7第 1 章 : この IP について 1–3 機能
機能
ALTMEMPHY メガファンクションは、以下の機能を提供しています。
■ セットアップが簡単。
■ 対応しているデバイスに対して、DDR 及び DDR2 SDRAM 用の Altera の PHY Interface
(AFI) のサポートを提供。 ■ キャリブレーションの自動化により、複雑なリード・データ・タイミング計算が 不要。 ■ DDR および DDR2 SDRAM インタフェースに対する最大限の安定性能を保証する VT トラッキング。 ■ クリティカル・タイミング・パスに関係なく、自蔵データパスがアルテラ・コン トローラまたはサードパーティ・コントローラへの接続を実行。 ■ DDR および DDR2 SDRAM インタフェースのフル・レートおよびハーフ・レート。 ■ 使いやすい MegaWizard インタフェース。 また、表 1–3に DDR および DDR2 SDRAM HPC および HPC II により提供される機能を 示しています。 表 1‒2. サポートされるデバイス・ファミリ デバイス・ファミリ サポートの種類 Arria® GX フル・サポート Arria II GX 予備的なサポート Cyclone® III フル・サポート Cyclone III LS 予備的なサポート Cyclone IV 予備的なサポート HardCopy® II フル・サポート HardCopy III 予備的なサポート HardCopy IV E 予備的なサポート Stratix® II フル・サポート Stratix II GX フル・サポート Stratix III フル・サポート Stratix IV フル・サポート その他のデバイス・ファミリ サポートなし 表 1‒3. DDR および DDR2 SDRAM HPC および HPC II 機能（その１） 機能 コントローラのアーキテクチャ HPC HPC II ハーフ・レート・コントローラ v v AFI ALTMEMPHY のサポート v v
Avalon®Memory Mapped (MM) ローカル・インタフェースのサポート v v
1–4 第 1 章 : この IP について サポートされていない機能
サポートされていない機能
■ タイミング・シミュレーション 順序のリード及びライトを含む先行バンクの管理の設定可能なコマン ド — v 追加のラテンシ — v(1) tRC緩和のマルチ・キャスト・ライトのオプションのサポート — v アービタ的な Avalon バースト・レングスのサポート — v 4 のメモリバースト・レングス v v(2) 8 のメモリバースト・レングス — v(3) フレキシブルな内部メモリ用のバースト・アダプタ — v 設定可能な Local-to-Memory のアドレスマッピング — v ロー・レイテンシ用の統合ハーフ・レートのブリッジ — v サイズおよびモード・レジスタ設定のランタイム・コンフィギュレー ション、およびメモリ・タイミングのオプション — v パーシャル・アレイ・セルフ・リフレッシュ (PASR) — v 業界標準の DDR および DDR2 SDRAM デバイスおよび DIMM のサポート v v セルフ・リフレッシュ・コマンドのオプションのサポート v v ユーザーコントロールによるパワーダウン・コマンドのオプションの サポート v — プログラマブル・タイム・アウトを備えたパワーダウン・コマンドの オプションのサポート — v 自動プリチャージ・リード・コマンドおよび自動プリチャージ・ライ ト・コマンドのオプションのサポート v v ユーザー・コントローラ・リフレッシュのオプションのサポート v v SOPC Builder のフローにおける複数コントローラ・クロックの共有のオ プション v v 統合された誤り訂正コード（ECC）機能 72 ビット合 v v 統合された ECC 機能 40 ビット合 — v 部分的ワード書き込みでオプションの自動誤り訂正 — v SOPC Builder への対応 v v OpenCore Plus 評価のサポート v — Quartus II IP Advisor のサポート v — アルテラでサポートしている VHDL、Verilog HDL シミュレータ上で使用 可能な IP ファンクション・シュミレーション・モデル v v 表 1–3の注： (1) HPC II は tRCD － 1 以上の追加レイテンシ値をクロック・サイクル（tCK）単位でサポートします。 (2) フル・レート・モードの場合、HPC II は 4 のメモリのバースト・レングスのみをサポートします。 (3) ハーフ・レート・モードの場合、HPC II は 8 のメモリのバースト・レングスのみをサポートします。 表 1‒3. DDR および DDR2 SDRAM HPC および HPC II 機能（その２） 機能 コントローラのアーキテクチャ HPC HPC II第 1 章 : この IP について 1–5 MegaCore 検証 ■ DM ピンがディセーブルされるとき、ECC および非 ECC モードでの部分的バースト およびアラインメントされていないバースト。
MegaCore 検証
MegaCore 検証では、シミュレーション・テストを実行します。 アルテラでは、DDR お よび DDR2 SDRAM 高性能コントローラの機能を保証するために、業界標準の Denali モデルを使用して、機能テストをカバーする徹底したランダムなダイレクト・テス トを実施しました。リソース使用率
以下の項では、ALTMEMPHY メガファンクション、および DDR と DDR2 SDRAM 高性 能コントローラ (HPC と HPC II) に関する情報を示します。ALTMEMPHY メガファンクション
以下のデバイスの場合、表 1–4～表 1–7に Quartus II ソフトウェア・バージョン 9.1 における AFI 付き ALTMEMPHY メガファンクションの標準的なサイズを示します。 ■ Arria II GX (EP2AGX260FF35C4) デバイス■ Cyclone III (EP3C16F484C6) デバイス
■ Stratix II (EP2S60F1020C3) デバイス
■ Stratix III (EP3SL110F1152C2) デバイス
■ Stratix IV (EP4SGX230HF35C2) デバイス
1 Arria GX および Stratix GX デバイスのリソース使用率は Stratix II デバイスと同様です。
表 1‒4. Arria GX デバイスのリソース使用率 ( 注 1) PHY レート メモリ幅 （ビット） 組み合わせ ALUT 数 ロジック・レジスタ 数 M9K ブロック メモリ ALUT 数 ハーフ 8 1,428 1,179 2 18 16 1,480 1,254 4 2 64 1,787 1,960 12 22 72 1,867 2,027 13 2 フル 8 1,232 975 0 35 16 1,240 915 3 1 64 1,287 1,138 7 41 72 1,303 1,072 9 1 表 1–4の注： (1) 記載しているリソース使用率は、AFI 付き ALTMEMPHY メガファンクションによって使用されるリ ソースのみを指しています。メモリ・コントローラのオーバーヘッドが追加されます。
1–6 第 1 章 : この IP について リソース使用率 表 1‒5. Cyclone III デバイスのリソース使用率 ( 注 1) PHY レート メモリ幅 （ビット） 組み合わせ ALUT 数 ロジック・レジス タ数 M9K ブロック ハーフ 8 1,995 1,199 2 16 2,210 1,396 3 64 3,523 2,574 9 72 3,770 2,771 9 フル 8 1,627 870 2 16 1,762 981 2 64 2,479 1,631 5 72 2,608 1,740 5 表 1–5の注： (1) 記載しているリソース使用率は、AFI 付き ALTMEMPHY メガファンクションによって使用されるリ ソースのみを指しています。メモリ・コントローラのオーバーヘッドが追加されます。 表 1‒6. Stratix II デバイスのリソース使用率 ( 注 1)および(2) PHY レート メモリ幅 （ビット） 組み合わせ ALUT 数 ロジック・レジス タ数 M512K ブロック M4K ブロック ハーフ 8 1,444 1,201 4 1 16 1,494 1,375 4 2 64 1,795 2,421 5 7 72 1,870 2,597 4 8 表 1–6の注： (1) 記載しているリソース使用率は、AFI 付き ALTMEMPHY によって使用されるリソースのみを指して います。メモリ・コントローラのオーバーヘッドが追加されます。
(2) Arria および Stratix GX デバイスのリソース使用率は Stratix II デバイスと同様です。
表 1‒7. Stratix III および Stratix IV デバイスのリソース使用率 ( 注 1) PHY レート メモリ幅 （ビット） 組み合わせ ALUT 数 ロジック・レジス タ数 M9K ブロック メモリ ALUT 数 ハーフ 8 1,356 1,040 1 40 16 1,423 1,189 1 80 64 1,805 2,072 1 320 72 1,902 2,220 1 360 フル 8 1,216 918 1 20 16 1,229 998 1 40 64 1,319 1,462 1 160 72 1,337 1,540 1 180 表 1–7の注： (1) 記載しているリソース使用率は、AFI 付き ALTMEMPHY によって使用されるリソースのみを指して います。メモリ・コントローラのオーバーヘッドが追加されます。
第 1 章 : この IP について 1–7 リソース使用率
高性能コントローラ (HPC)
表 1–8～表 1–13に Arria GX、Arria II GX、Cyclone III、Stratix II、Stratix II GX、Stratix III、
および Stratix IV デバイスに対して AFI 付き DDR または DDR2 SDRAM HPC （ALTMEMPHY を含む）の標準的なサイズを示します。 表 1‒8. Arria GX デバイスのリソース使用率 コントロー ラ・レート ローカル・ データ幅 （ビット） メモリ幅 （ビット） 組み合わせ ALUT 数 専用ロジック・ レジスタ数 メモリ M512 M4K ハーフ 32 8 1,851 1,562 4 2 64 16 1,904 1,738 4 4 256 64 2,208 2,783 5 15 288 72 2,289 2,958 4 17 フル 16 8 1,662 1,332 6 0 32 16 1,666 1,421 3 3 128 64 1738 1,939 3 9 144 72 1,758 2,026 4 9 表 1‒9. Arria II GX デバイスのリソース使用率 コントロー ラ・レート ローカル・ データ幅 （ビット） ローカル・ データ幅 （ビット） 組み合わせ ALUT 数 専用ロジック・ レジスタ数 メモリ (M9K) ハーフ 32 8 1,837 1,553 3 64 16 1,894 1,628 6 256 64 2,201 2,334 20 288 72 2,279 2,401 22 フル 16 8 1,671 1400 1 32 16 1,684 1,340 4 128 64 1725 1,562 11 144 72 1,738 2,497 14 表 1‒10. Cyclone III デバイスのリソース使用率 コントローラ・ レート ローカル・デー タ幅（ビット） メモリ幅 （ビット） 組み合わせ ALUT 数 専用ロジック・ レジスタ数 メモリ (M9K) ハーフ 32 8 2,683 1,563 3 64 16 2,905 1,760 5 256 64 4,224 2,938 17 288 72 4,478 3,135 18 フル 16 8 2,386 1,276 3 32 16 2,526 1,387 3 128 64 3,257 2,037 9 144 72 3,385 2,146 10
1–8 第 1 章 : この IP について リソース使用率
高性能コントローラ II (HPC II)
表 1–14～表 1–18に Arria II GX、Cyclone III、Stratix II、Stratix II GX、 Stratix III、および
Stratix IV デバイスに対して DDR または DDR2 SDRAM HPC II（ALTMEMPHY を含む）の標 表 1‒11. Stratix II および Stratix II GX デバイスのリソース使用率 コントローラ・ レート ローカル・ データ幅 （ビット） メモリ幅 （ビット） 組み合わせ ALUT数 専用ロジック・ レジスタ数 メモリ M512 M4K ハーフ 32 8 1,853 1,581 4 2 64 16 1,901 1,757 4 4 256 64 2,206 2,802 5 15 288 72 2,281 2,978 4 17 フル 16 8 1,675 1,371 6 0 32 16 1,675 1,456 3 3 128 64 1740 1,976 3 9 144 72 1,743 2,062 4 9 表 1‒12. Stratix III デバイスのリソース使用率 コントロー ラ・レート ローカル・ データ幅 （ビット） メモリ幅 （ビット） 組み合わせ ALUT数 専用ロジック・ レジスタ数 メモリ (M9K) ハーフ 32 8 1,752 1,432 2 64 16 1,824 1,581 3 256 64 2,210 2,465 9 288 72 2,321 2,613 10 フル 16 8 1,622 1,351 2 32 16 1,630 1,431 2 128 64 1736 1,897 5 144 72 1,749 1,975 6 表 1‒13. Stratix IV デバイスのリソース使用率 コントローラ・ レート ローカル・ データ幅 （ビット） メモリ幅 （ビット） 組み合わせ ALUT 数 専用ロジック・ レジスタ数 メモリ (M9K) ハーフ 32 8 1,755 1,452 1 64 16 1,820 1,597 2 256 64 2,202 2,457 8 288 72 2,289 2,601 9 フル 16 8 1,631 1,369 1 32 16 1,630 1,448 1 128 64 1731 1,906 4 144 72 1,743 1,983 5
第 1 章 : この IP について 1–9 リソース使用率 表 1‒14. Arria II GX デバイスのリソース利用率 コントロー ラ・レート ローカル・ データ幅 （ビット） メモリ幅 （ビット） 組み合わせ ALUT数 専用ロジック・ レジスタ数 メモリ (M9K) ハーフ 32 8 3,038 2,041 3 64 16 3,156 2,197 5 256 64 3,649 3,115 17 288 72 3,716 3,269 18 フル 16 8 2,860 1,856 1 32 16 2,900 1,872 2 128 64 3,138 2,246 7 144 72 3,187 2,251 9 表 1‒15. Cyclone III デバイスのリソース使用率 コントロー ラ・レート ローカル・ データ幅 （ビット） メモリ幅 （ビット） 組み合わせ ALUT数 専用ロジック・ レジスタ数 メモリ (M9K) ハーフ 32 8 4,229 1,979 3 64 16 4.409 2,155 5 256 64 5,632 3,207 17 288 72 5,811 3,382 18 フル 16 8 4,003 1,684 3 32 16 4,090 1,763 3 128 64 4,680 2,221 9 144 72 4,776 2,298 10 表 1‒16. Stratix II および Stratix II GX デバイスのリソース使用率 コントロー ラ・レート ローカル・ データ幅 （ビット） メモリ幅 （ビット） 組み合わせ ALUT 数 専用ロジック・ レジスタ数 メモリ M512 M4K ハーフ 32 8 3,063 1,991 4 3 64 16 3,122 2,145 4 6 256 64 3,433 3,065 5 23 288 72 3,517 3,219 4 26 フル 16 8 2,818 1,756 4 2 32 16 2,833 1,817 3 4 128 64 2,869 2,137 3 13 144 72 2,906 2,193 3 14
1–10 第 1 章 : この IP について システム要件
システム要件
DDR および DDR2 SDRAM 高性能コントローラ MegaCore ファンクションは、MegaCore IP
ライブラリの一部であり、Quartus II ソフトウェアとともに配布されます。また、ア ルテラのウェブサイト（www.altera.com）からダウンロードすることもできます。
f システム要件とインストール手順については、「Altera Software Installation & Licensing」
を参照してください。
インストールおよびライセンス
図 1–2に、 DDR および DDR2 高性能コントローラ MegaCore ファンクションをインス
トールした後のディレクトリ構造を示します。ここで、<path> がインストール・ ディレクトリです。 Windows でのデフォルトのインストール・ディレクトリは、 c:\altera\<version> です。Linux では、/opt/altera<version> です。
表 1‒17. Stratix III デバイスのリソース使用率 コントロー ラ・レート ローカル・ データ幅 （ビット） メモリ幅 （ビット） 組み合わせ ALUT数 専用ロジック・ レジスタ数 メモリ (M9K) ハーフ 32 8 2,907 1,935 2 64 16 2,997 2,084 3 256 64 3,392 2,968 9 288 72 3,464 3,116 10 フル 16 8 2,859 1,758 2 32 16 2,872 1,838 2 128 64 2,948 2,302 5 144 72 2,914 2,378 6 表 1‒18. Stratix IV デバイスのリソース使用率 コントロー ラ・レート ローカル・ データ幅 （ビット） メモリ幅 （ビット） 組み合わせ ALUT数 専用ロジック・ レジスタ数 M9K ハーフ 32 8 2,935 1,966 2 64 16 3,018 2,111 3 256 64 3,405 2,971 9 288 72 3,475 3,115 10 フル 16 8 2,856 1,792 2 32 16 2,872 1,871 2 128 64 2,938 2,329 5 144 72 2,962 2,404 6
第 1 章 : この IP について 1–11 インストールおよびライセンス 機能および性能が十分満足できて、MegaCore ファンクションを製品に組み込む場合 にのみ、ライセンスを購入していただく必要があります。 DDR または DDR2 SDRAM HPC を使用する場合、アルテラ・ウェブサイト （www.altera.com/licensing）からライセンス・ファイルを要求して、コンピュータにイ ンストールできます。ライセンス・ファイルを要求すると、アルテラから電子メー ルで license.dat ファイルが送信されます。インターネットをご利用いただけないお 客様は、販売代理店にお問い合わせください。 DDR または DDR2 HPC II を使用する場合、ライセンスを注文するには販売代理店にお 問い合わせください。
無償評価版
アルテラの OpenCore Plus 評価機能は、DDR または DDR2 SDRAM HPC にのみ適用でき ます。 OpenCore Plus 評価機能により、以下の処理を実行することができます。 ■ システム内のメガファンクション（アルテラ MegaCore ファンクションまたは AMPPSMメガファンクション）の動作をシミュレーションする。 ■ デザインの機能を検証したり、サイズやスピードを迅速かつ簡単に評価する。 ■ MegaCore ファンクションを含むデザインに対し、デバイス・プログラミング・ ファイルを生成する（時間に制限のあり）。 ■ デバイスをプログラムし、デザインをハードウェア上で検証する。 メガファンクションのライセンスは、お客様が機能と性能に満足し、かつデザイン を製品化する場合にのみ、ご購入いただく必要があります。
OpenCore Plus タイム・アウト動作
OpenCore Plus ハードウェア評価は、以下の 2 種類の動作モードをサポートします。 ■ Untethered（アンテザード）— デザインは制限時間のみ実行されます。 図 1‒2. ディレクトリ構造 <path> ddr3_high_perf DDR3 SDRAM高性能コントローラMegaCoreファンクション・ファイルを含む。 doc DDR3 SDRAM高性能コントローラMegaCoreファンクションの資料を含む。 lib 暗号化された下位レベルのデザイン・ファイルとその他のサポート・ファイルを含む。 common 共有コンポーネントを含む。 インストール・ディレクトリ。 ip アルテラのMegaCore IPライブラリおよびIPコアを含む。r altera アルテラのMegaCore IPライブラリを含む。1–12 第 1 章 : この IP について インストールおよびライセンス ■ Tethered（テザード）— ボードとホスト・コンピュータ間に接続が必要です。デ ザイン内のすべてのメガファンクションが Tethered モードをサポートしている場 合、デバイスはより長時間または無制限に動作できます。 最も制限的な評価時間に達すると、デバイス内のすべてのメガファンクションが同 時にタイムアウトします。 デザイン内に複数のメガファンクションがある場合、特定 のメガファンクションのタイムアウト動作は、他のメガファンクションのタイムア ウト動作によってマスクされることがあります。 1 MegaCore ファンクションの場合、アンテザード・タイムアウトは 1 時間、テザード・ タイムアウト値は無制限です。 ハードウェア評価期限経過後にデザインは動作を停止し、local_ready 出力が Low になります。
2. 使用法
デザイン・フロー
以下のいずれかのフローを使用して、DDR または DDR2 SDRAM 高性能コントローラ MegaCore ファンクションを実装できます。
■ SOPC Builder のフロー
■ MegaWizard Plug-In Manager のフロー
MegaWizard Plug-In Manager のフローを使用して ALTMEMPHY メガファンクションしか インスタンス化できません。 図 2–1に、いずれかのフローを使用して Quartus II ソフトウェアでのシステムを構築 するためのステージを示します。 SOPC Builder のフローは、以下の利点を提供します。 図 2‒1. デザイン・フロー デザイン・フロー を選択する パラメータを指定する
SOPC Builderフロー MegaWizard フロー
完全な SOPC Builderシステム パラメータを指定する 完全なIP 制約およびコンパイル・ デザインを追加する 機能シミュレーション を実行する デザインのデバッグ 予測される シミュレーション 結果を示すか？ Yes オプション
2–2 第 2 章 : 使用法 SOPC Builder のフロー ■ シミュレーション環境を生成 ■ カスタム・コンポーネントを作成し、それらをコンポーネント・ウィザードを介 して統合 ■ すべてのコンポーネントを Avalon-MM インタフェースと相互接続
MegaWizard Plug-in Manager のフローは、以下の利点を提供します。
■ DDR または DDR2 SDRAM インタフェースから直接ペリフェラル・デバイスまたは
へのデザインが可能になる
■ より高い周波数動作を達成
SOPC Builder のフロー
SOPC Builder のフローを使用して、DDR および DDR2 SDRAM 高性能コントローラを新規
または既存の SOPC Builder システムに直接追加できます。
また、Nios II プロセッサ、および scatter-gather DMA（ダイレクト・メモリ・アクセ ス）コントローラなど、他の使用可能なコンポーネントも簡単に追加して、DDR ま たは DDR2 SDRAM 高性能コントローラを備えた SOPC Builder システムを迅速に構築 することができます。 SOPC Builder は、システム・インタコネクタ・ロジックおよび システム・シミュレーション環境を自動的に構築します。
f SOPC Builder について詳しくは、「Quartus IIハンドブックVolume 4」を参照してくださ
い。 SOPC Builder によるコントローラの使用方法の詳細は、「外部メモリ・インタ
フェース・ハンドブック Volume 6」の「DDR, DDR2, and DDR3 SDRAM Design Tutorials」
の項を参照してください。 Quartus II ソフトウェアについて詳しくは、「Quartus II Help」を参照してください。
パラメータの指定
SOPC Builder のフローを使用して、DDR および DDR2 SDRAM 高性能コントローラ のパ ラメータを指定するには、以下のステップに従います。
1. Quartus II ソフトウェアで、New Project Wizard を使用して新規 Quartus II プロジェ クトを作成します。
2. Tools メニューの SOPC Builder をクリックします。
3. 新しいシステムの場合、システム名と言語を指定します。
4. System Contents タブからシステムに、DDR or DDR2 SDRAM High-Performance Controller を追加します。
1 DDR or DDR2 SDRAM High-Performance Controller は、Memories and Memory Controllers フォルダ内の SDRAM フォルダにあります。
5. Parameter Settings タブのすべてのページで必要なパラメータを指定します。
f パラメータについて詳しくは、3–1 ページの「パラメータの設定」を参照
してください。
第 2 章 : 使用法 2–3 SOPC Builder のフロー
SOPC Builder システムの終了
SOPC Builder システムを終了するには、以下のステップを実行します。
1. System Contents タブで、Nios II Processor を選択し、Add をクリックします。 2. Nios II Processor ページの Core Nios II タブ内では、Reset Vector および Exception
Vector の場合、altmemddr を選択します。
3. Reset Vector Offset および Exception Vector Offset をキャリブレーション・プロセス 中に ALTMEMPHY メガファンクションによって書き込まれない Avalon アドレスに 変更します。 c ALTMEMPHY メガファンクションは、リセットされるごとにメモリ・インタ フェース・キャリブレーションを実行し、アドレス範囲に書き込みます。 システム・リセット中にメモリ内容を元のまま保持したい場合は、これら のメモリ・アドレスを使用しないようにします。リセットするたびにフ ラッシュから SDRAM メモリの内容をリロードする場合、このステップは 不要です。 v8.1 またはそれ以前のバージョンから Nios システム・デザインをアップグ レードする場合、Reset Vector Offset および Exception Vector Offset を AFI モードに変更するのを確認します。
メモリ・アドレス範囲 0×0 ～ 0×1f に相当する Avalon-MM アドレスを計算するに は、バイトでメモリ・インタフェース・データバスの幅にメモリ・アドレスを掛
けます。 Avalon-MM アドレスの詳細は、表 2–1を参照してください。
4. Finish をクリックします。
5. System Contents タブで、Interface Protocols および Serial を展開します。 6. JTAG UART を選択して、Add をクリックします。
7. Finish をクリックします。
1 アドレスのオーバーラップを警告するメッセージが表示される場合、
System メニューで Auto Assign Base Addresses をクリックします。
ECC をイネーブルして、IRQ のオーバーラップを警告するメッセージが表 示される場合は、System メニューで Auto Assign IRQ をクリックします。 8. このシステム例では、不要なクロック・ドメイン・クロス・ロジックを回避する ために、他のすべてのモジュールが altmemddr_sysclk でクロックされるよう にします。 表 2‒1. AFI モードの Avalon-MM アドレス 外部メモリ・インタフェース幅 リセット・ベクトル・ オフセット 例外ベクトル・オフセット 8 0×40 0×60 16 0×80 0×A0 32 0×100 0×120 64 0×200 0×220
2–4 第 2 章 : 使用法 MegaWizard Plug-In Manager のフロー
9. Generate をクリックします。
1 Quartus II IP File (.qip)はSOPC Builder によって生成されたファイルです。 この
ファイルでは生成された IP コアまたはシステムに関する情報を含みます。 多くの場合、.qip ファイルには、Quartus II コンパイラ内で MegaCore ファ ンクションまたはシステムを処理するのに必要なアサインメントおよび情 報がすべて含まれています。 通常、SOPC Builder システムごとに、それぞれ
1 つの .qip ファイルが生成されます。 ただし、より複雑な SOPC Builder コ
ンポーネントは別個の .qip ファイルを生成します。 したがって、システム の .qip ファイルはコンポーネントの .qip ファイルを参照します。
10. デザインをコンパイルします。4–1 ページの「コンパイルおよびシミュレーショ ン」を参照してください。
MegaWizard Plug-In Manager のフロー
MegaWizard Plug-In Manager のフローでは、DDR および DDR2 SDRAM 高性能コント ローラまたは ALTMEMPHY メガファンクションをカスタマイズし、手動でデザインに 組み込むことができます。
1 あるいは、DDR および DDR2 SDRAM 高性能コントローラ・デザインを起動するため
に、IP Advisor を使用できます。Quartus II Tools メニューの Advisors をポイントし、IP Advisor をクリックします。 IP Advisor にはデザインに DDR2 SDRAM 高性能コントロー ラの選択、パラメータ化、評価、およびインスタンス化のための一連の推奨事項を 通じてユーザーをガイドします。次に、Quartus II の完全なデザインのコンパイレー ションをガイドします。
f MegaWizard Plug-In Manager および IP Advisor について詳しくは、「Quartus II Help」を参
照してください。
パラメータの指定
MegaWizard Plug-in Manager のフローを使用して、 パラメータを指定するには、以下の
ステップに従います。
1. Quartus II ソフトウェアで、New Project Wizard を使用して新規 Quartus II プロジェ クトを作成します。
2. MegaWizard Plug-In Manager を起動するには、Tools メニューで MegaWizard Plug-In Manager をクリックします。
■ DDR または DDR2 SDRAM 高性能コントローラは、External Memory フォルダの下
の Interfaces フォルダにあります。
■ ALTMEMPHY メガファンションは I/O フォルダにあります。
1 <variation name> は、プロジェクト名およびトップレベルのデザイン・エン
ティティ名と異なる名前でなければなりません。
第 2 章 : 使用法 2–5 MegaWizard Plug-In Manager のフロー
f パラメータについて詳しくは、3–1 ページの「パラメータの設定」を参照
してください。
4. EDA タブで、Generate Simulation Model をオンにして、選択した言語で MegaCore ファンクション用の IP 機能シミュレーション・モデルを生成します。 IP 機能シミュレーション・モデルは、Quartus II ソフトウェアで生成するサイクル 精度の正確な VHDL または Verilog HDL モデルです。 c これらのシミュレーション・モデルは、シミュレーションの目的にのみ使 用し、合成やその他の目的には使用しないでください。 これらのモデルを 合成に使用すると、機能しないデザインが作成されます。 1 一部のサードパーティ合成ツールでは、詳細なロジックは含まず MegaCore ファンクションの構造のみを含むネットリストを使用して、MegaCore ファ ンクションを含むデザインの性能を最適化することができます。 合成ツー ルでこの機能がサポートされている場合、Generate netlist をオンにします。 VHDL シミュレーション・モデルをターゲットする場合も、MegaWizard Plug-In Manager は Quartus II 合成用の <variation_name>_alt_mem_phy.v ファ イルを生成します。シミュレーションに使用することはいけません。 シ ミュレーションには、代わりに <variation_name>.vho ファイルをしてくだ さい。 ALTMEMPHY メガファンクションは動作検証のシミュレーション (Functional Simulation) のみサポートします。 ALTMEMPHY メガファンクションを使用す るとき、タイミング・シミュレーションまたはゲート・レベル・シミュ レーションを実行できません。 5. Summary タブで、生成するファイルを選択します。グレイのチェックマークは、 自動的に生成されるファイルを示します。 その他のファイルはすべてオプション です。 6. Finish をクリックして、MegaCore ファンクションおよびサポートするファイルを 生成します。 生成レポートが表示されます。 7. Quartus II プロジェクトで MegaCore ファンクションのインスタンスを生成する場 合、現行の Quartus II のプロジェクトに .qip ファイルを追加するようと要求され ます。 .qip ファイルをプロジェクトに追加するようと要求されるときに、Yes をク リックします。 .qip ファイルを追加すると、Nativelink への可視性をイネーブルし ます。 Nativelink はシミュレーションのためのライブラリを含むように .qip ファイ ルを必要とします。 1 .qip ファイルは、MegaWizard インタフェースによって生成されたファイル で、生成された IP コアに関する情報を含みます。多くの場合、.qip ファイ ルには、Quartus II コンパイラ内で MegaCore ファンクションまたはシステ ムを処理するのに必要なアサインメントおよび情報がすべて含まれていま す。 MegaWizard インタフェースは MegaCore ファンクションごとに、それ ぞれ 1 つの .qip ファイルを生成します。
2–6 第 2 章 : 使用法 生成されるファイル
8. 生成レポートを表示した後、Exit をクリックして MegaWizard Plug-In Manager を閉 じます。
9. 高性能コントローラ (HPC または HPC II) の場合、<variation name>_example_top.v または .vhd ファイルがプロジェクトのトップ・レベル・デザイン・ファイルにな るように設定します。
a. File メニューの Open をクリックします。
b. <variation name>_example_top をブラウズして、Open をクリックします。 c. Project メニューの Set as Top-Level Entity をクリックします。
生成されるファイル
表 2–2に、ALTMEMPHY の生成されるファイルを示します。 表 2‒2. ALTMEMPHY の生成されるファイル ( その１ ) ファイル名 説明 alt_mem_phy_defines.v インタフェースで使用される定数が含まれてい ます。 このファイルは MegaWizard Plug-In Manager で選択される言語とは関係なく、常に Verilog HDL にあります。<variation_name>.ppf ALTMEMPHY バリエーションの Pin Planner ファイ
ル。
<variation_name>.qip メガファンクションに関連付けられたファイル
を含む ALTMEMPHY バリエーションの Quartus II IP ファイル。
<variation_name>.v/.vhd MegaWizard Plug-In Manager で選択される言語と
は関係なく、生成される ALTMEMPHY バリエー ションのトップ・レベル・ファイル。
<variation_name>.vho VHDL 用のみ機能シミュレーション・モデルを含
む。
<variation_name>_alt_mem_phy_seq_wrapper.vo/.vho MegaWizard Plug-In Manager で選択される言語と
は関係なく、作成されるシミュレーション用の みのラッパー・ファイル（シーケンサ・ファイ ルと呼ばれる）。 <variation_name>.html メガファンクションで作成されたトップ・レベ ル・ファイルおよび使用されたポートがリスト されます。
<variation_name>_alt_mem_phy_seq_wrapper.v/.vhd MegaWizard Plug-In Manager で選択される言語と
は関係なく、作成されるコンパイル用のみの ラッパー・ファイル（シーケンサ・ファイルと 呼ばれる）。 <variation_name>_alt_mem_phy_seq.vhd キャリブレーションで使用されたシーケンサを 含む。 このファイルは MegaWizard Plug-In Manager で選択される言語とは関係なく、常に VHDL 言語にあります。
第 2 章 : 使用法 2–7 生成されるファイル
<variation_name>_alt_mem_phy.v シーケンサを除いて、ALTMEMPHY バリエーショ
ンのすべてのモジュールを含む。 このファイル は MegaWizard Plug-In Manager で選択される言語 とは関係なく、常に Verilog HDL 言語にありま す。 DDR3 SDRAM シーケンサは、
<variation_name>_alt_mem_phy_seq.vhd ファイル
に含まれています。
<variation name>_alt_mem_phy_pll_<device>.ppf この XML ファイルは、Quartus II Pin Planner に対 する MegaCore ピン属性を記述しています。
<variation_name>_alt_mem_phy_pll.v/.vhd MegaWizard Plug-In Manager で選択される言語と
は関係なく、生成される ALTMEMPHY バリエー ションの PLL メガファンクションファイル。
<variation_name>_alt_mem_phy_delay.vhd シミュレーションの遅延モジュールを含む。
MegaWizard Plug-In Manager 出力・ファイルの言 語として VHDL を選ぶ場合にのみ、このファイ ルが生成されます。 <variation_name>_alt_mem_phy_dq_dqs.vhd or .v DQ/DQS I/O 素子インタコネクトおよびインスタ ンスを含むファイルが生成されます。 Arria II GX デバイスのみです。 <variation_name>_alt_mem_phy_dq_dqs_clearbox.txt クリア・ボックス・フローを使用して <variation_name>_alt_mem_phy_dq_dqs ファイル を生成する仕様ファイル。 Arria II GX デバイスの みです。 <variation_name>_alt_mem_phy_pll.qip メガファンクションに関連付けられたファイル を含む ALTMEMPHY バリエーションを使用する PLL の Quartus II IP ファイル。 <variation_name>_alt_mem_phy_pll_bb.v/.cmp ALTMEMPHY バリエーションで使用された PLL の ブラック・ボック・ファイル。 通常未使用です。 <variation_name>_alt_mem_phy_reconfig.qip PLL リコンフィギュレーション・ブロック用
Quartus II IP ファイル。 Arria GX、HardCopy II、 Stratix II、および Stratix II GX デバイスをター ゲットとする際にのみ生成されます。
<variation_name>_alt_mem_phy_reconfig.v/.vhd PLL リコンフィギュレーション・ブロック・モ
ジュール。Arria GX、HardCopy II、Stratix II、およ び Stratix II GX デバイスをターゲットとする際に のみ生成されます。
<variation_name>_alt_mem_phy_reconfig_bb.v/cmp PLL リコンフィギュレーション・ブロック用ブ
ラック・ボック・ファイル。 Arria GX、
HardCopy II、Stratix II、および Stratix II GX デバイ スをターゲットとする際にのみ生成されます。 <variation_name>_bb.v/.cmp Verilog HDL または VHDL 言語を使用しているか どうかによる ALTMEMPHY バリエーションのブ ラック・ボック・ファイル。 <variation_name>_ddr_pins.tcl <variation_name>_ddr_timing.sdc および <variation_name>_report_timing.tcl ファイルで使 用された手順を含む。 表 2‒2. ALTMEMPHY の生成されるファイル ( その２ ) ファイル名 説明
2–8 第 2 章 : 使用法 生成されるファイル
表 2–3 に、<variation_name>_alt_mem_phy.v/.vhd ファイルでインスタンス化されたモ ジュールを示します。特定の ALTMEMPHY バリエーションは指定するメモリ規格に応 じて、モジュールのいずれも使用するかもしれません。
<variation_name>_pin_assignments.tcl ALTMEMPHY の変動のための I/O 規格、ドライブ
強度、出力イネーブル・グループ、DQ/DQS グ ルーピング、および終端抵抗アサインメントを 含む。 トップレベル・デザインのピン名がデ フォルトのピン名または接頭辞のバージョンに 一致しない場合、このファイルのアサインメン トを編集します。 <variation_name>_ddr_timing.sdc ALTMEMPHY の変動のためのタイミング制約が含 まれています。 <variation_name>_report_timing.tcl コンパイル時に ALTMEMPHY バリエーションの ためのタイミングをレポートするスクリプト。 表 2‒2. ALTMEMPHY の生成されるファイル ( その３ ) ファイル名 説明 表 2‒3. <variation_name>_alt_mem_phy.v ファイルのモジュール ( その１ ) モジュール名 使用方法 説明 <variation_name>_alt_mem_phy_ addr_cmd すべての ALTMEMPHY バリ エーション アドレスおよびコマンド構造を生成します。 <variation_name>_alt_mem_phy_ clk_reset すべての ALTMEMPHY バリ エーション PLL、DLL、およびリセット・ロジックをイ ンスタンス化します。 <variation_name>_alt_mem_phy_ dp_io すべての ALTMEMPHY バリ エーション DQ、DQS、DM、および QVLD I/O ピンを生成 します。 <variation_name>_alt_mem_phy_ mimic DDR2/DDR SDRAM ALTMEMPHY バリエーショ ン DDR および DDR2 SDRAM PHY 用に（VT）ト ラッキング・メカニズムを作成します。 <variation_name>_alt_mem_phy_ oct_delay ダイナミック OCT がイ ネーブルされるときの DDR2/DDR SDRAM ALTMEMPHY バリエーショ ン OCT 信号用に適切な遅延および期間を生成 します。 <variation_name>_alt_mem_phy_ postamble DDR2/DDR SDRAM ALTMEMPHY バリエーショ ン DDR および DDR2 SDRAM PHY 用にポストア ンブル・イネーブルおよびディセーブル手 法を生成します。 <variation_name>_alt_mem_phy_ read_dp すべての ALTMEMPHY バリ エーション（Stratix III また は Stratix IV デバイスに未 使用） FIFO バッファのリードパス経由の I/O から、 再同期化したクロックから PHY クロックの 遷移までのリード・データを読み込みます。 <variation_name>_alt_mem_phy_ read_dp_group DDR2/DDR SDRAM ALTMEMPHY バリエーショ ン（Stratix III または Stratix IV デバイス使用の み） <variation_name>_alt_mem_phy_read_dp の DQS グループ・バージョン。 <variation_name>_alt_mem_phy_ rdata_valid DDR2/DDR SDRAM ALTMEMPHY バリエーショ ン シーケンサおよびコントローラにリード・ データ有効信号を生成します。
第 2 章 : 使用法 2–9 生成されるファイル
表 2–4～表 2–6に、プロジェクト・ディレクトリに存在する可能性がある高性能コ
ントローラによって生成された追加ファイルを示します。MegaWizard Plug-In Manager レポートに指定されるファイルの名前とタイプは、デザインを VHDL または Verilog HDL のいずれで作成したかによって異なります。
1 表 2–4～表 2–6の他にも、 MegaWizard はまた、表 2–2に _phy の接頭で ALTMEMPHY ファ
イルを生成します。例えば、<variation_name>_alt_mem_phy_delay.vhd は <variation_name>_phy_alt_mem_phy_delay.vhd になります。 <variation_name>_alt_mem_phy_ seq_wrapper すべての ALTMEMPHY バリ エーション DDR および DDR2 SDRAM 用にシーケンサを 生成します。 <variation_name>_alt_mem_phy_ write_dp すべての ALTMEMPHY バリ エーション ハーフ・レート・データからフル・レート DDR データにデータの逆多重化を生成しま す。 <variation_name>_alt_mem_phy_ write_dp_fr DDR2/DDR SDRAM ALTMEMPHY バリエーショ ン <variation_name>_alt_mem_phy_ write_dp のフル・レート・バージョン。 表 2‒3. <variation_name>_alt_mem_phy.v ファイルのモジュール ( その２ ) モジュール名 使用方法 説明 表 2‒4. コントローラで生成されるファイル ̶ すべての高性能コントローラ ファイル名 説明
<variation name>.bsf MegaCore ファンクションのバリエーション用 Quartus II シンボル・ファイル。 Quartus II ブロック図エディタでこ のファイルを使用できます。
<variation name>.html MegaCore ファンクション・レポート・ファイルです。
<variation name>.v or .vhd カスタム MegaCore ファンクションの VHDL または Verilog HDL トップレベルの記述を定義する MegaCore ファンクション･バリエーション･ファイルです。 デザイ ン内部のこのファイルによって定義されたエンティ ティをインスタンスします。 Quartus II ソフトウェアでの デザインのコンパイル時にこのファイルが含まれてい ます。
<variation name>.qip MegaCore ファンクション・バリエーション用の
Quartus II プロジェクト情報が含まれています。
<variation name>.ppf この XML ファイルは、Quartus II Pin Planner に対する
MegaCore ピン属性を記述しています。MegaCore ピン属 性には、ピンの方向、位置、I/O 規格のアサインメント、 およびドライブ強度などがあります。 IP Toolbench を Pin Planner アプリケーションの外側で起動する場合、Pin Planner を使用するにはこのファイルを明示的にロード しなければなりません。 <variation name>_example_driver.v または .vhd バリエーションと一致する自己チェックのテスト・ ジェネレータのサンプルです。
<variation name>_example_top.v または .vhd Quartus II プロジェクト・トップ・レベルとして設定す る必要があるトップレベルのデザイン・ファイルの例 です。 サンプル・ドライバおよびコントローラをインス タンス化します。
2–10 第 2 章 : 使用法 生成されるファイル 表 2‒5. コントローラで生成されるファイル ̶DDR および DDR2 高性能コントローラ (HPC) ファイル名 説明 <variation name>_auk_ddr_hp_controller_wrapper.vo または .vho VHDL または Verilog HDL の IP 機能シミュレーショ ン・モデルです。 <variation_name>_auk_ddr_hp_controller_ecc_wrapper.vo または .vho ECC 機能シミュレーション・モデル。 表 2‒6. コントローラで生成されるファイル ̶DDR および DDR2 高性能コントローラ II(HPC II) ( その１ ) ファイル名 説明 <variation name>_alt_ddrx_controller_wrapper. v または .vho alt_ddrx_controller.v ファイルをインスタンス化およびウィザー ドに応じてコントローラをコンフィギュレーションするコント ローラのラッパです。 alt_ddrx_addr_cmd.v ステート・マシーンの出力をメモリアドレス及びコマンドの信 号にデコードします。 alt_ddrx_afi_block.v AFI 用のリードとライトのコントロール信号を生成します。 alt_ddrx_bank_tracking.v あいているメモリバンク内のロウ（ROW）を追跡します。 alt_ddrx_clock_and_reset.v クロックおよびリセット・ロジックが含まれています。 alt_ddrx_cmd_queue.v コマンド・キューのロジックが含まれています。 alt_ddrx_controller.v すべてのサブ・ブロックをインスタンス化するコントローラの トップレベル・ファイルです。 alt_ddrx_csr.v コントロールおよびステータス・レジスタのインタフェースの ロジックが含まれています。
alt_ddrx_ddr2_odt_gen.v DDR2 メモリのインタフェース用 On-Die Termination(ODT) コント
ロール信号を生成します。 alt_ddrx_avalon_if.v Avalon-MM インタフェースと通信します。 alt_ddrx_decoder_40.v 40 ビット・バージョンの ECC デコーダのロジックが含まれてい ます。 alt_ddrx_decoder_72.v 72 ビット・バージョンの ECC デコーダのロジックが含まれてい ます。 alt_ddrx_decoder.v 適切な幅の ECC デコード・ロジックをインスタンス化します。 alt_ddrx_encoder_40.v 40 ビット・バージョンの ECC エンコーダのロジックが含まれて います。 alt_ddrx_encoder_72.v 72 ビット・バージョンの ECC エンコーダのロジックが含まれて います。 alt_ddrx_encoder.v 適切な幅の ECC エンコーダ・ロジックをインスタンス化しま す。 alt_ddrx_input_if.v 入力インタフェース・ブロックです。alt_ddrx_cmd_queue.v、 alt_ddrx_wdata_fifo.v、および alt_ddrx_avalon_if.v のファイルを インスタンス化します。 alt_ddrx_odt_gen.v alt_ddrx_ddr2_odt_gen.v ファイルを選択的にインスタンス化し ます。 さらに、ODT の アドレス手法も制御します。 alt_ddrx_state_machine.v コントローラの主要なステート・マシンです。 alt_ddrx_timers_fsm.v 各バンクのタイミング・パラメータを追跡するステート・マシ ンです。
第 2 章 : 使用法 2–11 生成されるファイル
alt_ddrx_timers.v alt_ddrx_timers_fsm.v をインスタンス化し、ランク特定のタイ
ミング・トラッキング・ロジックを含みます。
alt_ddrx_wdata_fifo.v ライト・データ FIFO のロジック。このロジックは Avalon イン
タフェースからのライト・データおよびバイト・イネーブルを FIFO に基づいてソートします。
alt_avalon_half_rate_bridge_constraints.sdc デザインで Enable Half Rate Bridge オプションがオンの場合、タ
イミング制約が含まれています。
alt_avalon_half_rate_bridge.v 統合したハーフ・レート・ブリッジのロジックのブロックで
す。
表 2‒6. コントローラで生成されるファイル ̶DDR および DDR2 高性能コントローラ II(HPC II) ( その２ )
2–12 第 2 章 : 使用法 生成されるファイル
3. パラメータの設定
ALTMEMPHY パラメータの設定
ALTMEMPHY MegaWizard インタフェース (図 3–1) の ALTMEMPHY Parameter Settings
ページは、以下の設定をパラメータ化することができます。 ■ メモリ設定 ■ PHY 設定 ■ ボード設定 ■ コントローラ・インタフェース設定 図 3‒1. ALTMEMPHY パラメータの設定のページ
3–2 第 3 章 : パラメータの設定 ALTMEMPHY パラメータの設定
Megawizard Plug-in Manager の下部にあるテキストのウィンドウに表示されるのは、非 対応の機能を生成する時のメモリ・インタフェース、ワーニング及びエラーの情報 です。このウィンドウで表示されるすべてのエラーを訂正するまで、Finish ボタンが ディセーブルになっています。 以下の項では、4 つタブの Parameter Settings ページについて詳細に説明します。
メモリ設定
Memory Settings のタブでは、システムに特定のメモリ・デバイス及びデバイスの動 作周波数を選択することができます。 General Settings では、デバイス・ファミリ、ス ピード・グレード、およびクロック情報を選択できます。ページの中央 ( 左側 ) で は、Memory Presets ダイアログ・ボックスの右側に記載された利用可能なメモリ・ デバイスをフィルタすることができます。詳しくは、図 3–1を参照してください。 使 用している正確なデバイスを検出できない場合、最も近い仕様を持つデバイスを選 択して、次に Selected memory preset フィールドの横にある Modify parameters をク リックすることによって、手動でパラメタを変更し、実際のデバイスを合わせます。表 3–1は、ALTMEMPHY MegaWizard インタフェースの Memory Settings ページで提供
されている General Settings を説明しています。 表 3‒1. 一般的な設定
パラメータ名 説明
Device family ターゲット・デバイス・ファミリ（例 : Stratix III） 1–3 ページの 表 1–2に、サポートさ
れるデバイス・ファミリを示します。 ここに選択されたデバイス・ファミリは
MegaWizard ページ 2a で選択されたデバイス・ファミリと一致する必要があります。
Speed grade デバイスの特定のスピード・グレードを選択します（例 : Stratix III デバイス・ファミリ
の場合は 2、3、または 4）。 PLL reference clock frequency 外部入力クロックから PLL へのクロック周波数を決定します。 周波数は 166.667 MHz ま たは 100 MHz ぐらいではない場合、動作検証のシミュレーションおよび PLL ロック問 題を回避するために、3 つの小数点を使用するのを確認します。 Memory clock frequency メモリ・インタフェースのクロック周波数を決定します。達成可能な最大周波数より 下にあるメモリ・デバイスを動作している場合、メモリ・デバイスでサポートされる 達成可能な最大周波数ではなく、実際の動作周波数を入力することを確認します。 ま た、周波数は 333.333 MHz または 400 MHz ぐらいではない場合、動作検証のシミュ レーションおよび PLL ロック問題を回避するために、3 つの小数点を使用するのを確 認します。
Controller data rate メモリ・コントローラ用データ・レートを選択します。メモリ・インタフェース周波
数（フル・レート）またはメモリ・インタフェース周波数の 1/2（ハーフ・レート）に 等しいコントローラの周波数を設定します。
Enable half rate bridge このオプションは、HPC II にのみ使用できます。
メモリ・クロック・ドメインにコントローラを維持するためにオンされると、メモリ・ クロック・スピードの半分でローカル・サイドが実行できます。したがって、レイテ ンシを削減することができます。
Local interface clock frequency
この値はメモリ・クロック周波数、コントローラ・データ・レート、および Enable Half Rate Bridge オプションをオンしているかどうかによって異なります。
Local interface width この値はメモリ・クロック周波数、コントローラ・データ・レート、および Enable
