レジスタ・マップの説明
8. レイテンシ
レイテンシはユーザー（ローカル）サイドの周波数と絶対時間（ns）を使用して定 義されています。メモリ・コントローラを設計するときには、以下の定義がある リード・レイテンシとライト・レイテンシの2種類のレイテンシが存在します。
■ リード・レイテンシは、リード要求を開始した後、リード・データがローカル・
インタフェースに現れるのに要する時間です。
■ ライト・レイテンシは、ライト要求を開始した後、ライト・データがメモリ・イ ンタフェースに現れるのに要する時間です。
1 ハーフ・レート・コントローラの場合、ローカル・サイドの周波数はメモリ・イン タフェース周波数の半分です。フル・レート・コントローラの場合、ローカル・サ イドの周波数はメモリ・インタフェース周波数と等しくなります。
アルテラでは、リード・レイテンシとライト・レイテンシをメモリ・コントローラ に対するローカル・インタフェース・クロック周波数と絶対時間で定義しています。
これらのレイテンシは、以下のメモリ・コントローラでサポートされるデバイス・
ファミリー(1–2ページの 表 1–1)に適用されます。
■ レガシーDDRおよびDDR2 SDRAMコントローラ
■ ハーフ・レートHPCおよびHPC II
■ フル・レートHPCおよびHPC II
この項で定義するレイテンシは、以下の仮定に基づいています。
■ ロウは既に開いています（必要な追加のバンク管理はない）。
■ コントローラはアイドルであり（キューに保留中のトランザクションはない）、
local_ready信号がHighにアサートされていることで示されます。
■ トランザクションの前にリフレッシュ・サイクルは発生しません。
高性能コントローラのレイテンシは、メモリ・インタフェースの多数の異なるス テージで構成されます。 8–2ページの 図 8–1に、メモリ・インタフェースの標準的な リード・レイテンシ・パスを示します。コントローラでlocal_read_req信号ア サーションが検出される時点から、データをデュアル・ポートRAM (DPRAM)モ ジュールから読み出すまでのリード・レイテンシが示されています。
8–2 第 8 章 : レイテンシ
表 8–1に、図 8–1に示すリードおよびライト・レイテンシの全体を構成するさまざ まなステージを示します。
図 8–1から、高性能コントローラのリード・レイテンシは、以下の4つの要素で構 成されています。
リード・レイテンシ = コントローラ・レイテンシ + コマンド出力レイテンシ + CASレイテンシ + PHYリード・データ入力レイテンシ = T1 + T2 + T3 + T4
同様に、高性能コントローラのライト・レイテンシは、以下の3つの要素で構成さ れています。
ライト・レイテンシ = コントローラ・レイテンシ + ライト・データ・レイテンシ
= T1 + T2 + T3 図 8‒1. 標準的なレイテンシ・パス
Shifted DQS Clk
High-Performance Controller
PLL phy_clk
local_rdata local_read_req
control_doing_rd
PLL 0° or 180°
PHY
FPGA Device Memory Device
Latency T3 (includes CAS
latency)
Latency T1 local_addr
mem_cs_n
mem_dq [ ] mem_dqs [ ] Latency T2
Address/Command Generation
Core I/O
Alignment and Synchronization
Capture
Shifted DQS Clock Resynchronization
Clock
Half-rate DPRAM
Read Datapath Latency T4
mem_clk [ ] mem_clk_n [ ]
表 8‒1. 高性能コントローラのレイテンシ・ステージおよび説明
レイテンシ番号 レイテンシ・ステージ 説明
T1 コントローラ local_read_reqまたはlocal_write_req信号のアサー ションからddr_cs_n信号のアサーションまで。
T2 コマンド出力 ddr_cs_n信号のアサーションからmem_cs_n信号のアサー ションまで。
T3 CASまたはWL リード・コマンドから、メモリからのDQデータまたは、ラ イト・コマンドから、メモリへのDQデータ。
T4 ALTMEMPHY
リード・データ入力
リード・データがローカル・インタフェースに現れるまで。
T2 + T3 ライト・データ・レイテ
ンシ
ライト・データがメモリ・インタフェースに現れるまで。
第 8 章 : レイテンシ 8–3
コントローラ・レイテンシとALTMEMPHYリード・データ入力レイテンシは、I/Oエ レメント（IOE）で発生したレイテンシとFPGAファブリックで発生したレイテンシ に分けることができます。
表 8–2に、DDRおよびDDR2 SDRAM高性能コントローラ(HPCおよびHPC II)のサ ポートされる最小および最大CASレイテンシを示します。
表 8–3～表 8–6に、Arria GX、Arria II GX、 Cyclone III、Cyclone IV、Stratix IV、Stratix III、
Stratix II、およびStratix II GXデバイスで達成できる標準的なレイテンシを示します。
メモリ・コントローラの正確なレイテンシは、厳密なコンフィギュレーションに依 存します。シミュレーションによって正確なレイテンシを求めることができますが、
自動キャリブレーション・プロセスのために、この値はハードウェアでは多少異な る場合があります。
レイテンシの計算は、ローカル・クロックに基づいているので、表示される実際の メモリCASおよびライト・レイテンシはハーフ・レート・デザインで半分にされま す。
また、リード・レイテンシは、ボード・トレースの遅延に依存します。 機能シミュ レーションはボード・トレースの遅延を考慮に入れないため、シミュレーションに 存在するレイテンシは、ボードのテストにあると異なっている場合があります。特 定の板の特定のデザインに対して、レイテンシはボードのリセットの時に1クロッ ク・サイクル（フル・レート・デザイン用）または2クロック・サイクル（ハーフ・
レート・デザイン用）だけを変更する場合がります。同じデザインでも、異なる ボードは異なるレイテンシを示すこともできます。
CASおよびライト・レイテンシは、DDRとDDR2 SDRAMインタフェースの間に異 なっています。 DDR SDRAMインタフェースに対してレイテンシを計算するには、以
下に示すDDR2 SDRAMからの数を使用し、そしてCASおよびライト・レイテンシを
DDR SDRAM値に置き換えます。
表 8‒2. サポートされる CAS レイテンシ ( 注 1)
デバイス・ファミリ
サポートされる最小CAS レイテンシ
サポートされる最大CAS レイテンシ
DDR DDR2 DDR DDR2
Arria GX 3.0 3.0 3.0 6.0
Arria II GX 3.0 3.0 3.0 6.0
Cyclone III 2.0 3.0 3.0 6.0
Cyclone IV 2.0 3.0 3.0 6.0
HardCopy III 3.0 3.0 3.0 6.0
HardCopy IV 3.0 3.0 3.0 6.0
Stratix II 3.0 3.0 3.0 6.0
Stratix III 3.0 3.0 3.0 6.0
Stratix IV 3.0 3.0 3.0 6.0
表 8–2の注:
(1) サポートされて登録されたDIMMは、効果的にCASレイテンシの1サイクルを紹介します。 レジス タ付きDIMMの場合、サポートされる最小のCASレイテンシを決定するためにCAS図から1.0を減 算する必要があります。また、サポートされる最大のCASレイテンシを決定するためにCAS図か ら1.0を加算する必要があります。
8–4 第 8 章 : レイテンシ
表 8‒3. HPC の標準的なリード・レイテンシ ( 注 1), (2)
デバイス
周波数 (MHz)
インタ フェース
コントロー ラ・レイテ
ンシ (3)
アドレスお よび コマンド・
レイテンシ
CASレ イテン
シ (4)
リード・デー タ・レイテン
シ
合計リード・
レイテンシ (5)
FPGA I/O FPGA I/O
ローカ ル・ク ロッ ク・サ イクル
時間 (ns)
Arria GX 233 ハーフ・
レート
5 3 1 2 4.5 1 17 154
167 フル・
レート
4 2 1 4 5 1 17 108
Arria II GX 233 ハーフ・
レート
5 3 1 2.5 5.5 1 18 154
167 フル・
レート
4 2 1 4 6 1 18 114
Cyclone IIIお よび Cyclone IV
200 ハーフ・
レート
5 3 1 2 4.5 1 17 180
167 フル・
レート
4 2 1 4 5 1 17 108
Stratix IIおよ びStratix II GX
333 ハーフ・
レート
5 3 1 2 4.5 1 17 108
267 ハーフ・
レート
5 3 1 2 4.5 1 17 135
200 フル・
レート
4 2 1 4 5 1 17 90
Stratix IIIおよ びStratix IV
400 ハーフ・
レート
5 3 1 2.5 7.125 1.5 21 100
267 フル・
レート
4 2 1.5 4 7 1 20 71
表 8–3の注:
(1) これらは、この項の最初に記載した仮定に基づく標準的なレイテンシ値です。実際のレイテンシは、示されているレイテン シとは異なる場合があります。 実際のレイテンシのために、独自のシミュレーションを実行します。
(2) 示されている値は、最も近い整数に切り上げられている場合があります。
(3) コントローラ・レイテンシ値はアルテラの高性能コントローラのものです。
(4) CASレイテンシはメモリ・デバイス仕様に従い、MegaWizard Plug-In Managerでプログラムすることができます。
(5) 合計リード・レイテンシは、コントローラ・レイテンシ、アドレスおよびコマンド・レイテンシ、CASレイテンシ、および リード・データ・レイテンシの和です。
第 8 章 : レイテンシ 8–5
表 8‒4. HPC II の標準的なリード・レイテンシ ( 注 1), (2)
デバイス
周波数 (MHz)
インタ フェース
コント ローラ・
レイテン シ (3)
アドレスおよ びコマンド・
レイテンシ
CASレ イテン
シ (4)
リード・デー タ・レイテン
シ
合計リード・レ イテンシ (5)
FPGA I/O FPGA I/O
ローカ ル・ク ロッ ク・サ イクル
時間 (ns)
Arria GX 233 ハーフ・
レート
5 3 1 2 4.5 1 18 154
167 フル・
レート
5 2 1 4 5 1 19 114
Arria II GX 233 ハーフ・
レート
5 3 1 2.5 5.5 1 18 154
167 フル・
レート
5 2 1 4 6 1 20 120
Cyclone IIIお よび Cyclone IV
200 ハーフ・
レート
5 3 1 2 4.5 1 18 180
167 フル・
レート
5 2 1 4 5 1 19 114
Stratix IIおよ びStratix II GX
333 ハーフ・
レート
5 3 1 2 4.5 1 18 108
267 ハーフ・
レート
5 3 1 2 4.5 1 18 135
200 フル・
レート
5 2 1 4 5 1 19 95
Stratix IIIおよ びStratix IV
400 ハーフ・
レート
5 3 1 2.5 7.125 1.5 20 100
267 フル・
レート
4 2 1.5 4 7 1 20 75
表 8–4の注:
(1) これらは、この項の最初に記載した仮定に基づく標準的なレイテンシ値です。 実際のレイテンシは、示されているレイテン シとは異なる場合があります。 実際のレイテンシのために、独自のシミュレーションを実行します。
(2) 示されている値は、最も近い整数に切り上げられている場合があります。
(3) コントローラ・レイテンシ値はアルテラの高性能コントローラのものです。
(4) CASレイテンシはメモリ・デバイス仕様に従い、MegaWizard Plug-In Managerでプログラムすることができます。
(5) 合計リード・レイテンシは、コントローラ・レイテンシ、アドレスおよびコマンド・レイテンシ、CASレイテンシ、および リード・データ・レイテンシの和です。
8–6 第 8 章 : レイテンシ
表 8‒5. HPC の標準的なライト・レイテンシ ( 注 1), (2)
デバイス
周波数 (MHz)
インタ フェース
コントロー ラ・レイテ
ンシ (3)
アドレスおよび コマンド・レイ
テンシ
メモリ・
ライト・
レイテン シ (4)
合計ライト・レイ テンシ (5)
FPGA I/O
ローカ ル・ク ロック・
サイク ル
時間 (ns)
Arria GX 233 ハーフ・
レート
5 3 1 1.5 12 103
167 フル・
レート
4 2 1 3 11 66
Arria II GX 233 ハーフ・
レート
5 3 1 2.5 12 103
167 フル・
レート
4 2 1 4 11 66
Cyclone IIIおよ びCyclone IV
200 ハーフ・
レート
5 3 1 1.5 12 120
167 フル・
レート
4 2 1 3 11 66
Stratix IIおよ びStratix II GX
333 ハーフ・
レート
5 3 1 1.5 12 72
267 ハーフ・
レート
5 3 1 1.5 12 90
200 フル・
レート
4 2 1 3 11 55
Stratix IIIおよ びStratix IV
400 ハーフ・
レート
5 3 1 2 12 60
267 フル・
レート
4 2 1.5 3 12 44
表 8–5の注:
(1) これらは、この項の最初に記載した仮定に基づく標準的なレイテンシ値です。実際のレイテンシは、示されているレイテン シとは異なる場合があります。 実際のレイテンシのために、独自のシミュレーションを実行します。
(2) 示されている値は、最も近い整数に切り上げられている場合があります。
(3) コントローラ・レイテンシ値はアルテラの高性能コントローラのものです。
(4) メモリ・ライト・レイテンシはメモリ・デバイス仕様に従います。これは書き込むためのコマンドを供給した時点から、メ モリ・デバイスでデータを供給する時点までのレイテンシです。
(5) 合計ライト・レイテンシは、コントローラ・レイテンシ、アドレスおよびコマンド・レイテンシ、およびメモリ・ライト・
レイテンシの和です。