修 士 論 文 概 要 書
Summary of Master’s Thesis
Date of submission: _2_/_6_/_2012_ (MM/DD/YYYY)
専攻名（専門分野）Department
情報理工学Name
氏 名 砂田 翔平指 導 教 員
Advisor
戸川 望 印
Seal
研究指導名Research guidance
情報システム設計Student ID
学籍番号number
CD
5110B069-1
研究題目Title
一般化レジスタ分散アーキテクチャを対象とした複数電源電圧による低消費電力化高位合成手法１ 序論
今日の高度情報化社会においてシステム LSI は 重要な基盤情報技術である．近年，携帯式機器の 普及が急速に進んでおり，小容量のバッテリでも長 時間の駆動を可能とする低消費電力化が重要度を 増してきている．加えて高性能化による発熱の問題 も低消費電力化による解決が望まれている．
本論文では，初めに低消費電力化を考慮した高 位合成の研究動向を紹介する．次に一般化レジスタ 分散アーキテクチャ[1]を紹介する．その後このアー キテクチャを対象とし，複数電源電圧を用いた低消 費電力化高位合成手法を提案する．提案手法の特 徴はモジュールのポートの配置を，複数電源電圧に 対し最適化することで，一般化レジスタ分散アーキ テクチャの性能を維持しながら，電力消費量を低減 させることである．最後に計算機実験により提案手 法の有効性の評価を行う．
２ 低消費電力化を考慮した高位合成の研究動向 高位合成とは，LSI 設計自動化技術の 1 つであり，
設計生産性を飛躍的に向上させる技術である．この 時に電力消費に考慮した設計を行うことで，低消費 電力 LSI を設計することができる．LSI が電力を消費 する要素はダイナミック電力，リーク電力，ショート・
サーキット電力に分けることができ，それらを最適化 することで低消費電力化を実現する高位合成手法 が考案されている．本章ではダイナミック電力と提案 手法に用いる複数電源電圧を紹介する．
■ダイナミック電力 ダイナミック電力とは，回路が動 作するときに消費する電力であり，その電力消費は 以下の式(1)によって与えられる．
(1)
C:負荷容量 V:電源電圧 f:動作周波数 α:スイッ チング確率■複数電源電圧[2] 複数電源電圧とは，回路中で 高性能が必要な部分に従来の電源電圧を使い，速 い動作速度が不要な部分には低い電源電圧を使う 技術である．ダイナミック電力は で与えられる ため，電源電圧を下げることはダイナミック電力の低 減化に最も効果が大きくなる．しかし，電源電圧を下 げると回路速度が遅くなるため，性能を維持したまま 電力消費量を下げるには工夫が必要である．
３ 一般化レジスタ分散アーキテクチャ
一 般 化 レ ジ ス タ 分 散 (Generalized Distributed Register)アーキテクチャ(以下 GDR アーキテクチャと呼 ぶ)とは，図 1 に示すように，クロック周期制約に対しボ トルネックとなる演算器にローカルレジスタや分散制御 回路を付加し，配線遅延による影響を軽減する．ボト ルネックではない演算器同士はレジスタを共有するこ とにより高性能かつ小面積な回路を得ることを可能と するアーキテクチャである．
図 1:一般化レジスタ分散アーキテクチャ
４ GDR を対象としたポート配置最適化複数電源電圧 による低消費電力化高位合成手法
提案手法である GDR を対象としたポート配置最適 化複数電源電圧による低消費電力化高位合成手法は，
GDR アーキテクチャのモジュールのポート配置を，複 数電源電圧の効果が最大となるよう最適化する．本章 では提案手法の説明に必要となる用語を定義し，提案 手法の詳細を記す．
４．１準備
■高電圧(VDDH) 複数電源電圧の中で，GDR アーキテ クチャが本来用いている相対的に高い電圧．
■低電圧(VDDL) 高電圧よりも低い電圧．複数電源電 圧で低消費電力化する際に最も重要となる．
■レベルコンバータ 電圧の異なるブロック間に配置さ れ，送信側の電圧を受信側で使用されている電圧に 偏圧する．低電圧が高電圧の 70%以上である場合には，
高電圧から低電圧にデータを転送する際には不要．
■ポート 演算器や共有レジスタ，制御回路がデータ を入出力する際の始点，または終点となる箇所．GDR アーキテクチャのポートは左下に固定されている．
■スラック クロック周期制約からモジュールや配線の 遅延時間を引いた値．すなわちクロック周期制約に対
する余剰時間．複数電源電圧はモジュールの遅延と 電力消費量のトレードオフで低消費電力化を行うため，
スラックが大きいほど低消費電力化できる可能性が高 い．
４．２ 提案手法
提案手法では，粗粒度，2 電源の複数電源電圧を前 提とする．複数電源電圧で用いる低電圧は高位合成 の段階で可変であるとする．提案手法は，まず従来の GDR アーキテクチャを基本にフロアプランを構成する。
次に配線遅延を計算するフェーズにおいて，全てのモ ジュールが 4 隅のいずれかにポートを持つ構成を全探 索する．この時，全ての乗算器のうち，最もスラックの 小さい乗算器のスラックが最大となるポート配置を採用 する．また，全ての乗算器を低電圧化することを想定し，
フロアプランや配線遅延は乗算器の面積に，レベルコ ンバータの面積を加算して計算を行う．以上の操作を GDR アーキテクチャの反復改良に組み込むことにより，
乗算器のスラックを複数電源電圧に対し最適な構成と した回路を得ることが可能である．
５ 計算機実験による評価
GDR アーキテクチャと提案手法のシミュレーションプ ログラムを C++言語を用いて計算機上に実装した．性 能の比較対象を，従来の GDR アーキテクチャ(GDR)，
GDR アーキテクチャに複数電源電圧のみを適用した 手法(MGDR)，GDR アーキテクチャのポートを変更した のちに複数電源電圧を適用する提案手法(PMGDR)と した．
５．１ シミュレーションパラメータ
対象アプリケーションとして 7 次 FIR フィルタ(ノード 数 75)，DCT(ノード数 48)，EWF(ノード数 34)，EWF3(ノ ード数 102)を用いた．電圧を下げた場合の演算器の 遅延は，論文[2]より，式(2)とした．電力消費は式(1)を 用いて求めた．レベルコンバータは面積を 113[μm2]，
遅延を 0.25[ns]，電力消費量を 0.053[pJ]とした．高電 圧を 1[V]，閾値電圧は 0.5[V]とし，配線遅延は配線長 の 2 乗に比例すると仮定し，250[μm]当たり 1[ns]と設 定した．クロック周期制約は 1.7[ns]とした．
(2)
５．２ 実験結果
入力アプリケーションに対する，各手法の低電圧と面 積を表 1 に示す．演算器における電力消費量を図 2 に 示す．図 3 に EWF のフロアプランを示す．フロアプラン の図中の数字は，対応する番号のモジュールのポート の位置を示す．GDR と比較し，PMGDR は演算器にお ける電力消費量を最大で 13.4%削減，平均で 11.1%削 減，面積は平均 1.45%増加した．MGDR は電力消費量 が平均で 1.5%増加した．
表 1: 低電圧と面積
0.0 5.0 10.0 15.0 20.0 25.0 30.0 35.0
FIR DCT EWF EWF3
電力消費量[pJ]
GDR MGDR PMGDR
図 2:電力消費量
Share Register with Controller Module ID 5
43 Share Register
with Controller Module ID 4
37
Functional Unit Adder Module ID 0
48
Functional Unit Adder Module ID 1
27
Functional Unit Multiplier Module ID 2
68
2
0 4
5 1
Share register with controller Module ID 5
43 Share register
with controller Module ID 4
37
Functional unit adder Module ID 0
48
Functional unit adder Module ID 1
27
Functional unit multiplier Module ID 2 Low Voltage with Level Converter
69
5 0 2 1 4
(a)GDR (b)PMGDR
図
3: EWF
のフロアプラン．(a)GDR， (b)PMGDR
６ 結論
図 3 より，PMGDR のポート配置は，GDR のそれに比 べ，近い位置に集中している．これにより配線遅延を 削減し，スラックを増加させていることがわかる．図 2 よ り，MGDR の電力消費量が GDR のそれを上回ってい る．これはレベルコンバータのオーバヘッドによるもの である．対して，PMGDR は電力消費量を削減している．
これより，提案手法は GDR の低消費電力化に有効で あるといえる．
参考文献
[1]A. Ohchi, N. Togawa, M. Yanagisawa and T.
Ohtsuki, “Floorplan-aware high-level synthesis for generalized distributed-register architectures,” in
Proc. IEICE trans. Fundamentals
, Vol.E92-A, No.12 December 2009.[2]K. Usami and M. Horowitz, “Clustered voltage scaling tecnique for low-power design,” in
