SliT128A TEG の内部構成

図5.1^にSliT128Aのアナログ部のブロック図を示す。アナログ部はプリアンプ部、ポー

ルゼロキャンセル（PZC）回路、シェイパー部、ボルテージフォロワー回路、コンパレータ で構成される。TEG^{はこのアナログ部を}1チャンネルのみ実装した回路である。

54 ^第5^章 新バージョンの読み出しASIC

Preamplifier PZC

Shaper

Input

TPIN

800 fF

70 fF 70 fF

100 fF 30 pF

1 pF

5 kΩ

DOUT AMON

AOUT

VREF DAC

図5.1 SlT128Aのアナログ部ブロック図。

プリアンプ部とPZC^回路

図5.2^{にプリアンプ部と} PZC回路の簡略化した回路図を示す。プリアンプ部は入力電荷 を増幅し、電圧に変換するチャージアンプである。チャージアンプは2^{段のトランジスタで} 構成される。初段トランジスタはソース接地増幅回路である。VHHpre^はASIC^内でIPRE ピンに接続しており、初段トランジスタのバイアスを決める。ソースフォロワ回路は電圧レ ベルを変換する回路である。VHpre^はASIC^内でIPRE2ピンに接続しており、プリアンプ のバイアス電流を決定する。図5.3に回路シミュレーションで得られた入力電荷に対するプ リアンプ出力電圧を示す。PZC回路は微分回路であり、プリアンプ出力信号の時定数を短く し、パイルアップの効果を抑制する。また、プリアンプ部とPZC回路の抵抗値や容量を調整 することで波形のアンダーシュートを抑制することができる。図5.2^{上部にある}NMOS^と PMOS^はVPREを印可することでソース・ドレイン間に電流が流れ、プリアンプの帰還抵 抗とPZC回路の抵抗としてそれぞれはたらく。Vpreの電圧値は評価基板上の可変抵抗で調 整することができる。また、VHpzcsh^はASIC^内でIRF^{ピンに接続しており、}PZC^回路の バイアスを決定する。IRFピンの電流値をあげることで信号の時定数を短くすることができ る。図5.4に回路ミュレーションで得られた入力電荷に対するPZC^{出力電流を示す。}

シェイパー部

シェイパー部は1次のローパスフィルタ（LPF: Low-pass filter^{）回路である。}1^次のLPF 回路は、PZC回路からの信号の高周波成分を落とし、ノイズを低減する。通常のRC^回路と は違い、チャージアンプによる信号の増幅も同時に行う。シェイパー部にはISH^・VOFF^・

5.1 SliT128A^{とアナログ部}TEG 55

AIN Vpre

VHHpre

VHpre

Feedback Resister VHpzcsh Vdd

Vss

Preamp

PZC

OUT 70 fF

200 Ω

800 fF

Source Follower

図5.2 ^{プリアンプと}PZC回路の簡略化した回路図。

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3.84 fC 7.68 fC 11.52 fC 15.36 fC 19.20 fC

図5.3 回路シミュレーションで得られた入力電荷に対するプリアンプの出力電圧。

56 ^第5^章 新バージョンの読み出しASIC

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図5.4 回路シミュレーションで得られた入力電荷に対するPZC^{回路の出力電流。}

IRF4^{ピンが接続している。}ISHはシェイパーの速度、ゲイン、ノイズを決める。VOFF^は シェイパーの直流電圧値であり、基板上の可変抵抗で調整することができる。IRF4^はシェイ パーの直流電圧を安定化させ、トランジスタによるチャンネル間のオフセットのばらつきを 抑制する。図5.5に回路シミュレーションで得られたシェイパー出力電圧を示す。

3.84 fC 7.68 fC 11.52 fC 15.36 fC 19.20 fC

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図5.5 回路シミュレーションで得られた入力電荷に対するシェイパーの出力電圧。

5.1 SliT128A^{とアナログ部}TEG 57

ボルテージフォロワー回路とアナログ出力

シェイパー出力電圧はボルテージフォロワー回路を通して外部に出力される。ボルテージ フォロワー回路はバッファー回路とも呼ばれ、入力電圧と出力電圧は等しく、インピーダン ス変換として用いられる。ボルテージフォロワー回路の入力インピーダンスは非常に高く、

出力インピーダンスは低い。入力インピーダンスが高いと電流の流れ込みを防ぐことができ、

前段の回路に影響を及ぼさない。また、出力インピーダンスが低いと後段の回路に安定して 電圧を伝えることができる。本実験では、真空中で読み出しASICを動作させるため、消費 電力を抑える必要がある。そのため、ボルテージフォロワー回路として低消費電力のオペア ンプを用いた。低消費電力のオペアンプの時定数は大きく、出力波形は入力波形に比べてな まってしまう。図5.6に回路シミュレーションで得られた入力電荷に対するアナログ出力波 形を示す。アナログモニター用のバイアス電流はIMONピンを通して与えられる。

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図5.6 回路シミュレーションで得られた入力電荷に対するアナログ出力波形。

コンパレータとデジタル出力

コンパレータはシェイパー出力電圧を基準電圧と比較し、デジタル信号として外部に出力 する。全チャンネルに与える参照用電圧をDAC^{を通して調整し、}基準電圧としてコンパレー タに入力する。各チャンネルには6 bit ^のDAC^が2つ付いており、基準電圧を詳細に設定 することができる。VREFは全チャンネルに与える参照用電圧を決めるパラメータである。

VREFの電圧値は評価基板上の可変抵抗で調整することができる。IDAC^はDAC ^の1 bit 当たりの電流値を決めるパラメータである。図5.7に回路シミュレーションで得られた入力

58 ^第5^章 新バージョンの読み出しASIC

電荷に対するデジタル出力波形を示す。

3.84 fC 7.68 fC 11.52 fC 15.36 fC 19.20 fC

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図5.7 回路シミュレーションで得られた入力電荷に対するデジタル出力波形。