Bulk および FDSOI デバイスにおけるデジタル SET の温度依存性

文献名 Temperature Dependence of Digital Single-Event Transients in Bulk and Fully-Depleted SOI Technologies

出典 IEEE Transaction on Nuclear Science, Vol. 56, No. 6, pp. 3115-3121, Dec. 2009.

著者名 Matthew J. Gadlage, Jonathan R. Ahlbin, Vishwanath Ramachandran, Pascale Gouker, Cody A. Dinkins, Bharat L. Bhuva, Balaji Narasimham, Ronald D.

Schrimpf, Michael W. McCurdy, Michael L. Alles, Robert A. Reed, Marcus H.

Mendenhall, Lloyd W. Massengill, Robert L. Shuler, and Dale McMorrow 対象デバイス CMOS Inv.チェーン (130nm Bulk / 180nm FDSOI)

実験設備 Texas A&M Univ. サイクロ

Lawrence Berkeley National Labs サイクロ 照射線種及び

エネルギーの区分

重イオン (2766MeV Xe, 1934MeV Xe, 906MeV Kr) 単発現象又は

積算線量効果の区分

単発現象 (SET)

実験又は理論の区分 実験およびシミュレーション

(1) 概要

SETパルス幅に影響を及ぼすドリフト、拡散、寄生バイポーラ効果などは、温度に対して変化する。

本論文では、Bulk及びFD-SOIデバイスのSETパルス幅温度依存性評価を行った。Bulkデバイ スのパルス幅は温度と共に増大するものの、FD-SOIデバイスでは変化は見られなかった。

Index Terms : Heavy ions, ion radiation effects, silicon-on-insulator technology, single event upset (SEU), single event transients.

(2) 序論

宇宙用電子回路は、耐放射線環境性・耐温度性が要求される。シングルイベントエラー率はSET パルス幅に大きく依存し、またパルス幅を決定する要因（ドリフト、拡散、バイポーラ効果など）は温度 に対して変化する。よって、SETパルス幅の温度依存性評価は非常に重要であるものの、研究結果 は乏しい。シミュレーションにより180nm BulkおよびPD-SOIにおける温度依存性を検討した結果 より、BulkデバイスのSETパルス幅は温度と共に増大するものの、SOIデバイスでは増大しないと 予想できる。Bulk デバイスにおける温度依存性の原因は、寄生バイポーラ効果によるものと考えら れる。本研究ではオンチップの SET パルス幅測定回路を用いて、130nm Bulk および 180nm

FD-SOI CMOSデバイスのSETパルス幅温度依存性を評価した。実験結果、シミュレーション結果

共に、BulkではSETパルス幅は温度と共に増大するものの、SOIでは増大しないことを確認した。

なお、SET幅の温度依存性の測定結果はこれまでに報告がない。

(3) 130nm Bulk試料

IBM製130nm Bulk CMOSを用いた2種類の（ガードバンド有無）100段インバータチェーン回 路について測定した。各FETのW/Lは720/120 nm, (@PMOS), 240/120 nm (@NMOS) であり、

ドレイン面積は約0.76µm²である（ドレイン面 積増大＞感応領域増大）。インバータチェー ン後段には、パルス幅測定のための32段のイ ンバータが構成されている（各段の状態のラッ チにより測定）。室温における各段のディレイ は 約100psで あ り 、 本 回 路 に よ り100ps 〜 2ns（分解能±50ps）のSETパルス幅測定が可 能となる。

同ラッチによるリングオシレータを作製し、

発振周波数より各段のディレイを評価した。図 3.2.7-1に測定結果（温度依存性）を示す。結

果より、ディレイは温度に対しほぼ直線的に変化することがわかった。また同一温度におけるバラツ キは、リングオシレータのジッタによる。

(a) 低温時の測定結果

130nm Bulk 回路に対して、Texas A&M大学のサイクロトロンを用いて-135℃ 〜 20℃の範 囲で照射実験を行った。IC温度は銅材のcold fingerを介して制御した。cold fingerの一端は試 料のパッケージに、他端は液体窒素容器に接

触させ、試料に熱を伝導させた。試料近傍で cold fingerに接触させたセンサを用いて温度 を測定した（測定システム全体は真空中で動 作）。本装置では、イオンビームは薄いアラミカ 膜（芳香性ポリイミド）を通して試料に照射され る。また本論における LET 値は、シリコン表面 における値である。

ガードバンド付きデバイスに対し、2766MeV の Xe イ オ ン を 垂 直 入 射 （LET=40.1 MeVcm²/mg） さ せ た 。 イ オ ン フ ル エ ン ス は 5×10⁷ particles/cm²であり、各温度において 約 200 回の SET イベントが観測された。図 3.2.7-2にSET断面積の温度依存性を示す。

これは、測定されたSETイベント回数をフルエ ンスおよびインバータ数で割った値である。

SET 断面積は温度に対し大きく変化しなかっ たが、ドレイン面積に比べ非常に大きい結果と なった。これは、ドレイン領域より広い範囲から 電荷が収集されたことを示唆する（ただし結果 より、この電荷収集範囲も温度に無依存）。

図3.2.7-1. 130nm デバイスにおける各ラッチ段 のディレイの温度依存性

図3.2.7-2. SET断面積の温度依存性

図 3.2.7-3. 室温での SET パルス幅（ラッ チ段数）の分布

図3.2.7-3に、室温（20℃）におけるSETパルス幅（ラッチ段数）の分布を示す。また、ラッチ段数 分布は各温度においてほぼ同一だった。図3.2.7-4にラッチ段数（平均値）の温度依存性を示す。

結果より温度依存性は小さいことがわかる。図3.2.7-5 にSETパルス幅（ラッチ段数×各段のディ レイ（図3.2.7-1））を示す。-135℃ → 20℃の温度上昇に対し、SETパルス幅は385ps → 500ps と増加した。なお、各図のエラーバーは標準誤差（standard error）（＝標準偏差／√イベント数）を 示す。

(b) 高温時の測定結果

ガードバンド有無の両者の試料に対し、

Lawrence Berkeley National Labsのサイ クロトロンにて高温で重イオン照射（906MeV のKr イ オ ン を 垂 直 入 射 ，LET=30.9 MeVcm²/mg）した。ガードバンドを付けると、

LET>50 MeVcm²/mgにおいて、電荷収集 領域の縮小により長いSETの発生が抑圧で きることが報告されている。試料温度は抵抗 加熱により変化させ、パッケージに密着させ たセンサーにより測定した（約25, 50, 100, 150℃で測定）。図3.2.7-6に実験結果を示す。

温度上昇に伴い、平均パルス幅は増大 した（低温時と同様）。各回路、各温度に おいて約200回のSETイベントを観測し た （ イ オ ン フ ル エ ン ス ＝ 10⁸ particles/cm²） 。 室 温 に お い て 、 図 3.2.7-5（低温測定時）よりもSETパルス 幅は50ps程度短くなった。これは、LET の違いによるものと考えられる。

図3.2.7-4. 平均SETパルス幅（ラッチ段数とし

て表示） 図 3.2.7-5. 平均 SET パルス幅の温度依存性

（低温測定時）

図3.2.7-6. 平均SETパルス幅の温度依存性

（高温測定時）

図 3.2.7-7. SET パルス幅温度依存性評価のための Mixed Modeシミュレーションで用いた130nm Bulkデ バイス TCAD モデル。OFF 状態の pMOS ないしは nMOSを3D TCADでモデル化した。

(c) Mixed Modeシミュレーション

130nm Bulk CMOS 8段インバータ回路に対し、Mixed Modeシミュレーションを実施した。2段 目のoff状態pMOS Tr（or nMOS Tr）を3次元TCADシミュレータによりモデル化した（図3.2.7-7）。

LET=31 MeVcm²/mgのイオンがドレイン領域中心（最大感度位置）に垂直入射したとして計算し

た（発生電荷量＝0.3pC）。Fermi-Dirac統計、SRH再結合、オージェ再結合、Philips移動度モ デルを使用し計算を行った。重イオン照射による電荷発生については、1/e半径50nmのガウシア ン分布、時間に対する発生率もガウシアン分布（Delay=2ps）と仮定した。

これまでに、pMOS に照射した場合に SET パルス幅が広くなることを確認している。図 3.2.7-8 に、pMOS 照射時の被照射インバータ出力電圧計算結果を示す。測定結果同様、温度上昇によ るパルス幅を確認した。また、パルス幅は測定結果よりも長くなった。これは，シミュレーションを最 悪ケース（照射位置）で実施したことが原因と考えられる。図3.2.7-9 にnMOS照射時の結果を示 す。パルス幅の温度依存性が小さいことがわかる。これら（pMOS, nMOS 照射）の複合効果により、

SETパルス幅の温度依存性が説明できる。

pMOS照射時のパルス幅はnMOS照射時に比べて広くなった。これは寄生バイポーラ効果によ ると考えられる。バイポーラ効果の影響を調査するため、pMOS Trのソース・ゲートを除去した構造

（逆バイアスのダイオード）に対してシミュレーションを行った（バイポーラ効果を除去した解析が可 図 3.2.7-8. 130nm Bulk デバイスにおける

pMOS照射時の出力電圧シミュレーション結果

図 3.2.7-9. 130nm Bulk デバイスにおける nMOS照射時の出力電圧シミュレーション結果

図3.2.7-11. 130nm Bulkデバイスにおいてpn ダイオード（Trからソース・ゲート除去）照射時の ドレイン電流シミュレーション結果

図3.2.7-10. 130nm Bulkデバイスにおける pMOS 照射時のドレイン電流シミュレーショ ン結果

能）。図3.2.7-10、図3.2.7-11にpMOSおよびダイオードに照射した際の被照射デバイスのドレイ ン電流計算結果を示す。ダイオード構造の温度依存性が、pMOS に比べて小さいことがわかる。こ れは、SETパルス幅の温度依存性がバイポーラ効果に起因するとした仮定を裏付けるものである。

これまでの研究において、pMOSのn-wellコンタクト抵抗の増加（移動度低下によるwell抵抗 の増加）が寄生バイポーラ効果の主原因であることが示

されている。これはまた、well コンタクト面積の増大や、

コンタクト距離の減少により、SET パルス幅の温度依存 性を抑制できることを示唆する。なお、ここで議論してい る抵抗はpMOSのwellとBodyとの抵抗を示し、ドレイ ン〜ソース電流パスには影響を及ぼさない。

(4) 180nm FD-SOI試料

同様な測定を180nm FD-SOIによる回路に対して行っ

た。本回路は200段のインバータチェーンであり、各段のディレイは70ps程度である。これらの FD-SOIデバイスは、活性層厚40nm，BOX層厚400nmの基板上に構成され、Body tieは付いて いない。また、各段のディレイの温度変

化は無視できる。

(a) 高温時の測定結果

Texas A&M大学のサイクロトロンを 用いて、1934MeVのXeイオンを垂直 入 射(LET=52.3 MeVcm²/mg)さ せ た。その結果、温度に対してSET平 均パルス幅はほぼ変化しないことがわ かった（表3.2.7-1参照）。これらの値

は、Pulse broadening effects（パルス幅増大効果）を含んだ結果である。なお、Bulkデバイス同 様、SETイベント数の温度依存性は見られなかった。

図3.2.7-13. 180nm FD-SOIデバイスにおける

nMOS照射時の出力電圧シミュレーション結果 図 3.2.7-14. 180nm FD-SOI デバイスにおける pMOS照射時の出力電圧シミュレーション結果 図 3.2.7-12. SET パ ル ス 幅 温 度 依 存 性 評 価 の た め の Mixed Modeシミュレーションで用いた180nm FD-SOIデ バイスTCADモデル。OFF状態のpMOSないしはnMOS を3D TCADでモデル化した。

表3.2.7-1. 180nm FD-SOIデバイス における平均および最大SETパルス 幅の温度依存性