3 業務実施結果
3.2 検討文献
3.2.5 先端 CMOS における SET パルス幅抑制効果
文献名 Single-Event Transient Pulse Quenching in Advanced CMOS Logic Circuits 出典 IEEE Transaction on Nuclear Science, Vol.56, No. 6, pp. 3050- 3056, Dec. 2009.
著者名 Jonathan R. Ahlbin, Lloyd W. Massengill, Bharat L. Bhuva, Balaji Narasimham, Matthew J. Gadlage, and Paul H. Eaton
対象デバイス 130nmおよび90nm CMOS
実験設備 Lawrence Berkley National Laboratory 照射線種及び
エネルギーの区分
Kr 30 MeV-cm2/ mg, Xe 58 MeV-cm2/ mg 単発現象又は
積算線量効果の区分
単発現象
実験又は理論の区分 実験およびシミュレーション
(1) 要約
130nmノード CMOS での重イオン試験で予想外に短い SET パルスが観測された 3D-TCAD
mixed-modeシミュレーションによる解析で、伝搬してくるSETパルスが隣接するノードでの電荷収
集(charge-sharing)によって切り詰められるメカニズムが働くことが判った。このため、LET の大きな イオンで発生したSETパルスの幅が実効的に抑制されることが起こる。このメカニズムの説明と解析 を提示する。
(2) はじめに
IC技術のスケーリングによってトランジスタの最小間隔が狭くなり動作電圧が低くなるため、イオン 衝突で誘起されたSET(single-event transient)によって論理回路が誤動作する感度が高まり、信 頼度上の重要な関心事になっている。短いSETパルスは回路の途中で減衰するが、幅の広いパル スは論理回路の深い段数を伝搬して行くので問題となる。
これまでの実験では入射イオンのLETが高いほどSETのパルス幅が広くなる傾向が観測されて いた。Benedetto等がまとめたデータが図3.2.5-1 である[1]。多くの技術ノードで点線で示すように 同じ傾向が見られた。しかし、注意してみると100nm以下では実線で示すように、パルス幅のLET 依存性が弱くなるのが見られた。
有限要素法の 3D-TCAD mixed-mode シミュレーションと角度入射させた重イオン照射試験を 行ったところ、両方で100nmノード以下ではSETパルス幅のLET依存性が弱くなることが確認さ れた。この現象を”パルス幅抑制効果(pulse quenchingあるいはtruncate)”と呼ぶことにする。
(3) 背景説明：電荷収集に関連するメカニズム
SETパルス幅を決定づける要因としては、従来からドリフト、拡散、節点の寄生増幅率があるが、ス ケーリングが進むと、基板やウェル・コンタクトによる電荷の引抜きやチャージシェアリング(近接節点 による電荷収集)も加わってくる。130nmノード以下ではチャージシェアリングが益々インパクトを持っ てくる。
デジタル回路ではトランジスタの伝導状態が電荷収集量を決める重要な要因となる。CMOS イン バータのオン状態のトランジスタのドレインに集められた電荷は電源や接地に放出されてしまうが、
オフ状態の pMOS ドレインに電荷が収集されると、Low から High へ過渡電圧を発生する。本研 究ではこの状態に焦点を当てて解析する。
130nmノード以下になると、回路の信号伝搬時間と隣接節点におけるチャージシェアリングによる
電荷収集の時定数が同程度になることが判った。これは従来技術ではなかったことである。解析をし てみると、この状況がSETパルス幅を短縮するように作用することが示せた。
(4) パルス幅抑制メカニズムの説明
図3.2.5-2のインバータ3段の回路で考えてみる。初段入力をLowにすると2段目出力(Out2)は Lowになる。イオンが2段目のオフ状態のpMOSに衝突すると、電荷収集でOut2にはHighのSET パルスが発生する。このSETパルスが伝搬すると、3段目のpMOSは一時的にオフになりOut3が Lowになる。しかしpMOSがチャージシェアリングで電荷を収集するとOut3は再びHighに戻る。こ の様子を図3.2.5-3に示した。結果としてOut3のSETパルス幅はOut2よりも短くなる。
パルス幅抑制効果を生じるためにはチャージシェアリングが起る必要がある。チャージシェアリン グは旧来技術よりも先端技術で起り易く、イオンの垂直入射より、角度入射で発生し易くなる。時間 的には信号伝達とチャージシェアリングが同程度の時定数で起る必要がある。
Out3の出力パルス幅はSETの伝搬時間とチャージシェアリングとの時間差で決められ、元々発 生したパルス幅には余り依存しなくなる。結果として、SETパルス幅がLETに依存する度合いが弱く なる。
図3.2.5-1. これまでの実験とシミュレーションのデータをまとめて得られた傾向
(5) パルス幅抑制効果の解析
(1) 基本メカニズムのシミュレーション
パルス幅を抑制するメカニズムがあることを証明するた め に 90nm CMOS で シ ミ ュ レ ー シ ョ ン を 行 っ た 。 Synopsys社の3D Mixed-modeを使用したが、これは有 限要素法のTCADとアドミタンス行列モデルのSPICEに 似たものを組合せたものである。TCAD では 2 つの pMOS を 図 3.2.5-4 の よ う に 配 置 し 、 特 性 は IBM CMOS9SF PDKに合わせた。
シミュレーションは最小寸法の 9 段インバータチェーン で2段と3段目の pMOSにTCADを適用した。物理モ デルには、フェルミ・ディラック統計、SRH とオージェ再結 合それにフィリップスの移動度モデルを用いた。第 2 段目
のpMOSにイオンが入射し、イオンはガウス分布１/e直径が50nm、減衰時間が2psの特性でモ デル化した。イオンは1nsに１回入射させ、シミュレーションはVanderbilt大学のACCRE計算セ ンタで行った。
図3.2.5-5は40MeV-cm2/mgのイオンを垂直に入射させた結果である。Out2端子に現れる最 初のパルスの幅は750psであるが、Out3でのパルス幅は75psでしかなかった。このパルス幅の 減少は抑制効果によるものである。
図3.2.5-4. TCADのpMOSのモデル
図3.2.5-6. SETパルスがチャージシェアリ ング電荷によって切取られる状況を示した 図
図 3.2.5-5. 最初の Out2 の波形とその後 のOut3の波形
図 3.2.5-2. パルス幅抑制効果を生じるメカ ニズムの説明図
図 3.2.5-3. 電気信号の伝搬と基板での 電荷収集を示した図
Out3でチャージシェアリングが起っていることを証明するために、別のシミュレーションも行った。
トランジスタと衝突位置は同じにして論理状態を逆にした。衝突を受ける pMOS はオン状態になっ ているため SET を発生せず、Out3 にはチャージシェアリングによる波形だけが出る。シミュレー ションの結果を図3.2.5-6に赤色の点線で示した。比較のために図3.2.5-5のOut3の波形を黒色 の実線で示した。SETパルスがチャージシェアリングの電荷によって切取られる様子がはっきりと判 る。
(2) チャージシェアリングの効率がパルス幅抑制効果に及ぼす影響
チャージシェアリングがパルス幅抑制に寄与する重要な要因であることが判ったので、同一回路 でチャージシェアリングを増強したり防止した実験が出来れば、大変有益な評価が行える。チャー ジシェアリング効率を上げるものにはイオンの斜目
入射がある。チャージシェアリングを防止するもの にはガードバンド構造がある。ガードバンドは電荷 を吸取り、基板やウェルの電位変動を抑えるので チャージシェアリングが起る領域を少なくする。
Amusan 等 は 130nm CMOS の 隣 接 す る pMOS 間にガードバンドを設けたときと設けない 時の比較を TCAD でシミュレーションした[2]。結 果は図 3.2.5-7 の通りで、ガードバンドがあるもの ではチャージシェアリングが起らなかった。
(3) チャージシェアリングとパルス幅の関係を示すためのシミュレーション
チャージシェアリングを顕著にするためにイオンを斜めに入射させる条件下で、ガードバンド有り/
無しの130nmインバータを3D mixed-mode TCADでシ ミュレーションした。
pMOSは図3.2.5-8の構造とし、2種の回路はガードバ ン ド 以 外 は 同 一 パ ラ メ ー タ に し て あ る 。 イ オ ン は 30MeV-cm2/mgで垂直軸に対し60度の角度で入射させ る。
図 3.2.5-9 はガードバンドを設けた構造のシミュレーショ ン結果である。Out3 のパルス幅は Out2 と同じであり、パ ルス幅の抑制は起っていない。ガードバンドが発生した キャリアを吸い取るためチャージシェアリングが起こらない ことによる。
図 3.2.5-10 はガードバンドのない構造の結果である。
Out3のパルス幅はOut2よりも短くなっておりチャージシェ アリングによってパルス幅抑制効果が起っているのが判 る。
図 3.2.5-7. 隣接する pMOS で収集さ れる電荷量をガードバンドの有り無し の構造で比較した
図3.2.5-8. 3D-TCAD用のガードバ ンド有り/無しの2種のpMOSモデ ル
(6) パルス幅抑制効果を実証する実験セット
130nmの テ ス ト チ ッ プ を 設 計 し 、IBM 8RF CMOS技術で製造した。チップには自動パルス幅測 定回路[3]を組込み、ガードバンド有り/無しの2種のイ ンバータを含むようにした。インバータのp, nMOSは 電 流 が 同 じ に な る よ う W/L は pMOS で 720nm/120nm、nMOSで240nm/120nmに設計し た。ターゲット部のインバータチェーンは1列25段のも のを4列折り返す形でレイアウトした。インバータのレ イアウト図を図3.2.5-11に示す。
照 射 試 験 はLawrence Berkley National Laboratory で Kr 30MeV-cm2/mg と Xe 58MeV-cm2/mgを60度の角度で入射させチャージ シェアリングを促進するようにした。入射方向はウェル の水平方向と同じにした。
30MeV-cm2/mgで照射した結果を図3.2.5-12に示す。2種の回路で分布が違っている。パルス幅 が480ps未満の全断面積はガードバンド有りで3.4×10-7cm2であり、ガードバンド無しで2.54×
10-6cm2であった。パルス幅が480ps以上の全断面積はガードバンド有りで4.48×10-6cm2であり、
ガードバンド無しで2.88×10-6cm2であった。ガードバンドが有る場合はチャージシェアリングが起ら ず、通常の130nm技術の代表的な分布[4]と同じであった。
ガードバンドがない場合はパルス幅抑制効果でパルス幅の分布が短い方にシフトしている。この 結果は従来の予測を覆すものであった。従来の予測であればガードバンドが無ければ電荷が吸い 取られないため、チャージシェアリングによる節点での電荷収集が永く続いてパルス幅が広くなると 思われた。しかし、実験結果は全く逆になった。
Xe 58MeV-cm2/mgを照射した結果は図3.2.5-13の通りであった。ガードバンド有り/無しの効果 は図3.2.5-12と同じであった。
表3.2.5-1にはkrとXeを照射したときに測定されたパルス幅の平均値を示した。いずれのイオン種 でもガードバンド無しの構造でパルス幅が短くなっているのが判る。
図 3.2.5-9. ガードバンドを備えた構 造のSET波形
図 3.2.5-10. ガードバンド無しの 場合のSET波形
図3.2.5-11. ガードバンド有り無しのイン バータのレイアウト図