3 業務実施結果
3.2 検討文献
3.2.8 デジタル CMOS 中での SET パルス幅伸張の回路モデリング
文献名 Circuit Modeling of Single-Event Transient Pulse Stretching in Digital CMOS 出典 IEEE Transaction on Nuclear Science, Vol.56, No. 6, pp. 3165- 3171, Dec. 2009.
著者名 Paul W. Tuinenga, and Lloyd W. Massengill, 対象デバイス デジタル バルクCMOSデバイス 実験設備 －
照射線種及び エネルギーの区分
－ 単発現象又は
積算線量効果の区分
単発現象(SET) 実験又は理論の区分 理論
(1) 要約
製造プロセスによる寄生素子を含めた回路シミュレーションによりシングル・イベント・トランジェント (SET)パルスの伝搬特性をモデル化した。最近のSOIやバルクCMOSで観察されたSETシグネ チャを、レイアウトを考慮し説明した。
(2) 序論
100nm以下にスケーリングされたGHzで動作するCMOS回路では、SETパルスが有害な影響 を及ぼすとされ、回路中の SET パルス伝搬特性（圧縮や伸張）が関心ごととなってきている。これま でに、文献[1][2]などで130nmのSOIとバルクのインバータチェーンで回路やレイアウトに起因した パルス「ブロードニング（伸張）」が観測され、長い SET パルスは遅い電荷収集によるものという過去 の知見が否定されてきている。（但し、この効果は SOI-CMOS デザインのコミュニティーでは「ヒスト リー効果」として知られている。文献[3][4][5]）
本論文は、昨年の駆動電流のヒステリシス的非対称性の結果として生じるステージ間のパルス幅 伸張を定量化するという理論解析結果の報告（文献[6]）に続き、ゲート－ボディ間の寄生容量
(CGB)に伴うデジタル論理のパルス伝搬特性に対して、バルク CMOS プロセスのスケーリングの実
用的な分析法と、シミュレーションモデルを用いた先端プロセスのパルス圧縮や伸張の結果を示す。
なお、ゲート－ボディ間の寄生静電容量は、ボディタイを持つ能動素子に関して SOIやその類のプ ロセス固有の問題ではなくなってきている。また、これらの伝搬効果の解析では、駆動電流のマッチ ングのとれた論理チェーンで観測するなど、正しさを考慮し示している。
(3) バルクCMOSプロセスにおけるスケーリング傾向
ここ10年で、主流MOSプロセスは250nm以上から90nm以下に移行している。これに伴い、
図3.2.8-1のように、アクティブ領域やインターコネクトの寸法は縮小されているが、ドーピング集中や
ジャンクション深さなどのプロセスの細部は殆ど同程度のままである。
多くのデジタル回路では、MOS トランジスタが形成されるウェル領域（ボディ）のポテンシャルを安 定させることは重要であり、この変化は、しきい値電圧、ターンオン時間、駆動電流強度に影響を及
ぼす。レイアウト設計では、ウェルをICのグランドや電源に低インピーダンスで固定するように注意さ れる。
(a) 思考実験
この分析では、図3.2.8-1で示す深さXj（ソース－ドレイン拡散の金属接合の底と同じレベル）の アクティブ領域の下に、人為的な「かなり良好なウェル・コンタクト(pgwc)」を仮定し、各々のpgwcに はそれが支持するMOSデバイスのアクティブなチャンネルと同じ横寸法で、適当なポテンシャルと ゼロインピーダンスでつなげる。
pgwc－表面（ゲート酸化膜直下）間のウェル抵抗 RWは、ウェルの抵抗率 ρwが一定で、表面と
pgwcで囲まれた長方形の箱として、各辺がトランジスタの有効チャネル長(LEFF)と有効チャネル幅 (WEFF)と金属接合の深さXjを用いて(1)式で近似される。
EFF EFF W
W W L
R Xj (1)
また、トランジスタがオフ時のゲート－ウェル間の静電容量 Cox は、周辺や相互の効果を無視し、
向かい合うゲート電極（ポリシリコン）とウェル表面とから成る理想的なプレートの静電容量として近 似し、式(2)となる。ここに、Coxはゲート酸化膜の誘電率、TOXはゲート酸化膜の実効厚である。
OX EFF EFF OX
OX T
L
C W (2)
興味深い観察結果として、ウェルの表面ポテンシャル（注1）を制御するゲート・トランジェントのハ イパス・フィルタの特性である。（注1：歴史的に、この表面はバッグゲートとして参照される。これもま た、スレッショルド電圧におけるボディ効果（バックゲート効果ともいう）の手法によってデバイスの電 導特性を制御するものである。）このゲート-ボディ・フィルタの時定数は、(3)式のように簡単な RC の積で近似される。
OX OX W OX W
GB T
C Xj
R
(3)
この式は、ゲート－ボディ間の時定数τGBには、WEFFやLEFFなどのレイアウト設計による幾何学 的形状やトランジスタのサイズはなく、ウェルの抵抗率とゲート酸化膜の誘電率の積に、接合深さと 酸化膜厚との比率を乗じたものなど、プロセスに基づく特性だけに支配されることを意味する。
もう一つの効果は、シリコン・ウェルの緩和特性であり、ゲート電極による表面ポテンシャルの制御 を制限するかもしれない。文献[8]では、Si-SiO2構造を測定・分析し、モードを操作している3つの
図3.2.8-1. NMOSトランジスタのソース-ドレイ ン方向の垂直断面図。ゲート酸化膜、ソース、
ドレインは影塗りしている。”pgwc”と記された 黒い太線は、”pretty-good well contact”を示 している。
図 3.2.8-2. プロセスの抵抗率や対象の 周波数範囲に対する Si-SiO2構造の寸 法(a)と等価回路(b)
伝送線の等価回路モデルや、これらのモードが有効となる抵抗率と周波数の範囲が示されており、
これらの回路モデルは、本研究で分析、プロセスや動作周波数の設定に活用した。また、図
3.2.8-2(b)に示される誘電-擬似 TEM モードを適切な回路モデルとした。なお、本解析では、ゲー
ト電極に過渡電圧が現れるものとし、ゲート電極より前にあるインダクタンスLは無視している。我々 の単純なRCモデルとの相違は、表面とpgwcの間の静電容量Cw（文献[8]のC2）と平行に緩和 特性を意味するRW（文献[8]のGS）を加えていることである。しかし、pgwcモデルの幾何学形状で は、CoxはCwよりもかなり大きく、250nmのプロセスでは8倍以上、90nmのプロセスでは20倍 以上になっている。
2 22 . 2 7 . 11
150 9 . 3
1 . 2 8 . 6 7 . 11
150 9 . 3
90 250
nm nm C
C
nm nm C
C
T Xj C
C
nm W OX
nm W OX
OX SI OX W OX
(4)
ゲート電極電圧の揺れに対する表面ポテンシャルの振れは、(5)式で示される Coxと Cwによる コンデンサ分圧により、250nmのプロセスで僅か11%、90nmのプロセスで僅か4.3%まで減る。
1 /
1 /
1 / 1
/ 1
W OX W
OX OX
C C C C
C (5)
このように、ウェルの緩和特性は僅かであり、本解析において有効数字 2 桁目での誤差やマイ ナーな誤差に影響を与えるのみである。
(b) テストデータによる比較
以前のシナリオの結果は、測定されたICテスト・ストラクチャの中で見つけることができる。業界標 準の製造企業［9］から、250nm、180nm、130nm、90nm プロセスの計 259 枚のバルク CMOS ウェハのリングオシレータ（31段）のデータを集め、(6)式によりゲート遅延時間を算出した。
OSC
GATE f
t 2
1 31
1 (6)
ここで、fOSCは発振周波数であり、多数のウェハ の計測値の平均値である。図3.2.8-3は、ゲート 遅延時間 (tGATE)、デザインデータを基に(3)式 か ら 導 出 し た 時 定 数(τGB)、 こ れ ら 時 間 の 比 (τGB/tGATE)をプロットしたものである。図 3.2.8-3 では90nmでτGBがtGATEを上回っている部分 に重要なテクノロジートレンドが見られる。実際の 回路ではウェル・コンタクトの抵抗分が加味され ているため、τGBは、更に著しく短いことは明らか である。スイッチング遷移中のMOSの表面ポテ
ンシャルは、ウェルに繋がっているゲートに影響 図 3.2.8-3. 様 々 な プ ロ セ ス に 対 す る (3)式による時定数及び(5)式によるゲー ト遅延の比較
するが、これらの遷移は、ウェルの抵抗を望ましい値に維持するにはあまりに速く、ウェルへの接続 が存在しないような挙動を示す。CMOSバルクのプロセススケーリングが進むことにより、SOIのよう なフローティングボディ効果も増加していく。
(c) 考察
この実践的な分析方法は、ウェル・タイが SOIのような振舞いになること、ゲート酸化膜直下のボ ディ表面のポテンシャルを制御するゲート遷移能力が増加することなど、バルクプロセスのトレンド を知るのに役に立つ。これは、CMOS-SOI デザインコミュニティに知られ、効果は[5]に記されてい るように、寄生のゲート-ボディ間容量の役割をハイライトしている。産業界では、65nm プロセス以 降では、アクティブボディの抵抗率ρwの低減やジャンクション深さXjを減らすことで対処している。
ゲート容量よりも、ウェル抵抗の近似化の方が自由度が高い。ウェル・タイは、放射線による電荷 収集対策などに効果的だが、ゲート酸化膜下の表面ポテンシャルの制御には効果が制限される。
理想の"pgwc"で導出した時定数よりも、先端プロセスの実際のゲート遅延の方がはるかに速い。
プロセスの縮小化は、トレードオフがある。短チャネルデバイス効果を含む MOSデバイス[10]の 古典的なSchichman-Hodgesの回路モデルから相互コンダクタンスは(7)式となる。ここで、μ：キャ リア移動度、vSAT：キャリアの飽和速度である。相互コンダクタンス一定のもと、スケーリングとして WEFFを小さくするには、同時にTOXを減らす必要があるが、時定数(3)も増加してしまう。
OX EFF SAT OX T
GS EFF EFF
OX T
v W V
L V C W
gm (7)
(4) シミュレーションモデルと観測
回路シミュレーションは、図3.2.8-4(a)に示すように、ドライブ強度が同じインバータを数珠つなぎ にした回路で行なった。詳細回路を図3.2.8-4(b)に示す。ゲート－ボディ間に寄生容量CGBを付け 加えていることに注意すること。ここで示す結果は、工業標準として幅広く使用されている90nmのバ ルクCMOSプロセスに対するコンパクトなCMOSモデルによるものであり、HSPICEフォーマットで集 積回路設計用のプロセスデザインキット(PDK)として工場から提供されている。ただ1つ、[5]で提案 されている寄生容量だけは、個々のトランジスタに追加している。これは、シミュレーションモデルは シンプルなまま、過去の研究[1][2][11][12]で述べられたキーとなる効果を作り出すためである。
図3.2.8-4. (a)この解析で使用したインバータチェーン (b) 図3.2.8-5で示されるSPICE ネットリストで記載されたインバータを図示したもの。
(a) モデル固有の特性の評価
不平衡なMOSキャパシタンスモデル[13]や、シミュレータの時間ステップ制御がシミュレーション 結果に与える潜在的な影響を理解するために、寄生容量CGBを取り外し、バルク終端をソースに接 続した条件で、負荷容量（図3.2.8-4中のCL）をスイープさせたシミュレーションを実施した。結果を 図3.2.8-6に示す。全シミュレーションにおいて、18番目と20番目のインバータ出力時間の差を計 測し、それを1/2することで1段あたりのパルス幅伸張とした。シミュレーションでは、MOSゲートに 充電される僅かな電荷が、負荷容量の増加により減らされる結果が得られたが、数十フェムト秒程 度であった。
(b) 寄生容量
ゲート－ボディ容量 CGBは、文献[5]で述べて いるように、伝搬遅延やパルス伸張に対する「ヒス トリー効果」を理解する上でキーとなる。CGBの近 似値は、トランジスタの「オン」時と「オフ」時の ゲート容量をシミュレーションで求め、その差とし て算出した。シミュレーションにより、「オン」時は 0.252fF、「オフ」時は 0.128fF であり、CGB は 0.124fF となった。NMOS トランジスタ側の容量 CGBNとPMOSトランジスタの容量CGBPは、イン バータートランジスタの幅の比によって求め、例 えば、トランジスタ幅の比が3：1の場合、CGBNは、
ベースラインの75%である 0.093fFとなり、CGBP
は 0.279fFとした。
シミュレーション結果を図3.2.8-7に示す。インバータ1段当たり、ピコ秒オーダーでパルス幅が 伸張する結果が得られた。また、ゲートｰボディ間の容量が小さくなっていくと、パルスは圧縮とな る結果も得た。入力パルスの＋／－（初回パルス形状）によるパルス圧縮／伸張のトレンドは見ら 図 3.2.8-6. 負荷容量 CLをスイープさせモデル 固有のバイアスを評価。条件：デバイス比=3:1、 VDD=1.1V、パルス幅=300ps、寄生容量 CGBは 無し。
図 3.2.8-5. 図 3.2.8-4 の イ ン バ ー タ の SPICE ネットリストとして表現したもの。cgbn とcgbpは個々のトランジスタの寄生容量CGB
である。図3.2.8-6の解析時は、cgbnとcgbp は取り外し、ノードfnとfpはvnとvpにそれ ぞれ接続した。
図 3.2.8-7. 「オン」時ゲート容量に対する寄 生容量 CGBをスイープした時の結果。条件：
デ バ イ ス 比=3:1、VDD=1.1V、 パ ル ス 幅
=250ps、負荷容量CL=2fF。