4.2節での検討内容を検証するため、130nmCMOSプロセスを利用し、2種類のパイプ ライン型A/D変換器を試作した。試作した2種類のA/D変換器は、両方ともDCオフ セット検出を省略している。異なる点は、アンプシェアリング技術の有無である。2種類 の消費電力を比べることで、アンプシェアリング技術による電力削減効果がわかる。
試作したA/D変換器は、2.5Vと1.8Vの2つの電源電圧で動作している。T/H回路や MDACは、電源電圧2.5Vで動作している。一方、SubADCやデジタル誤差訂正回路な どのデジタル部は、電源電圧1.8Vで動作している。入力アナログ差動信号のフルスケー ルは、1Vppである。
図27は、試作したA/D変換器のT/H回路およびMDACで使用したオペアンプの回 路図を示している。
利得段1段構成のフォールディッドカスコード型オペアンプを使用した。
パイプライン型 A/D変換器では、前段の変換ステージほど高分解能が要求されるた め、前段の変換ステージに用いられるオペアンプほどより大きなDCゲインが必要とな る。高いDCゲイン要求を満足するため、T/H回路や初段MDACのオペアンプは、図 27に示すようなPMOSとNMOSの両方のカスコードトランジスタに対してゲインブー ストアンプが追加されている。2段目より後ろの変換ステージのMDACのオペアンプに 関しては、その変換ステージに要求されるDCゲインに合わせて、NMOS側は省略され、
PMOS側のみゲインブーストアンプが追加されたものと、全くゲインブーストアンプを 使用しないものが利用されている。
全てのオペアンプの出力バイアス電圧は、図 28に示されるスイッチトキャパシタコ モンモードフィードバック(Switched-Capacitor Common-Mode Feedback:SC-CMFB) 回路[3]によって安定化されている。
T/H 回路において、サンプル容量の大きさは3pF(片側)である。また、オペアンプの
図27 フォールディッドカスコード型オペアンプ
図28 スイッチトキャパシタコモンモードフィードバック回路
入力トランジスタのゲート幅／ゲート長は、64 µm/0.4 µmである。A/D変換器全体の 消費電力を最小化するために、分解能要求が緩和される後段の変換ステージほどサンプル 容量は小さくスケーリングされている[4]。サンプル容量のスケーリングに合わせて、オ ペアンプの入力トランジスタのゲート幅も変換ステージごとにスケーリングしている。
図29 リファレンス電圧発生回路
リファレンス電圧発生回路の消費電力も考慮されるべき設計事項の１つである。図29 は、今回の試作で使用されたリファレンス回路の回路構成を簡単に示したものである。
リファレンス電圧Vref+、Vref− がバッファアンプA1、A2を介して全ての変換ステー ジへ供給される。Vref+、Vref−に所望のセトリング精度を得るため、リファレンス回路 の出力インピーダンスは十分低くする必要がある。動作速度が低い場合、IC外部のキャ パシタC3、C4は効果的に出力インピーダンスを下げる。しかし、動作速度が高くなる につれて、次第にボンディングワイヤ等の寄生インダクタンスL1、L2が無視できなくな り、キャパシタC3、C4が効果的に機能しなくなる。そのため、今回の試作では、IC 内
部に100pFを超えるオンチップキャパシタが追加することで、バッファアンプA1、A2
への性能要求を緩和し、リファレンス回路の消費電力を削減している。オンチップキャ パシタとして、図 30に示されるようなパラレルワイヤ構造を持つ金属配線キャパシタ (Metal-to-Metal Capacitor:MOM Cap)[5]を利用した。MOM Capは、プロセス微細化
図30 パラレルワイヤ構造を持つ金属配線キャパシタ
技術が進み、金属配線の最小線幅が狭くできるようになるにつれ面積が小さくなる利点が ある。