んでいる。
各々のA/D変換器は、S/H回路、6つの変換ステージとデジタルエラー補正回路で構 成されている。3つのコンパレータのみで構成されている最終段の変換ステージを除き、
IchとQchの間で1つのオペアンプが共用化されている。例えば[5]のように、1つの入 力アナログ信号が2つのA/D変換器で時分割多重されているのではなく、IchとQchの 2つのA/D変換器には、それぞれ別のアナログ信号が入力される。これらの入力アナロ グ信号は、半クロックごとに交互にサンプルされ、独立にデジタル化される[2]。
図49(b)は、ある変換ステージを示す。各々の変換ステージは、MDACと2つの2.5bit サブA/D変換器とデコーダーで構成される。MDACにおいては、1 つのオペアンプが Ich用のサンプル容量(SC I) とQch用のサンプル容量(SC Q)の間で共用化される。
2.5bitサブA/D 変換器は、フラッシュ型であり、6つのコンパレータで構成される。
消費電力削減のため、比較動作の間のみ電流が流れるダイナミック型のラッチドコンパ レータを採用した[6]。このコンパレータの閾値電圧は、単相入力信号電圧の最大値Vmax
と最小値Vmin を線形領域で動作する入力トランジスタのサイズ比で調整することによ り決定される。入力信号のフルスケールを±Vref(Vref = Vmax−Vmin)として、それ ぞれ±1/8Vref, ±3/8Vref, ±5/8Vref になるように設計されている。Vmax とVmin は、
MDACに利用されるリファレンス電圧と同じ電圧であるため、コンパレータの閾値電圧 を発生させるための回路を省略できる利点がある。
2.5bitサブA/D変換器により、前段の変換ステージからの入力アナログ信号は、温度
計コードの6bitデジタル信号に変換される。変換時、コンパレータの比較動作開始タイ ミングのばらつきにより、温度計コードにバブルエラーが発生し、A/D変換器のS/N比 が劣化する可能性がある。今回の試作では、この影響を抑えるため、2.5bitサブA/D変 換器の直後にバブルエラーを訂正するための 2段のビットスワップ回路[7]を追加して いる。
図49(a)に見られるように、各変換ステージからのデジタル信号は、デジタルエラー訂
正回路ブロック(Digital Error Correction Block)へ出力される。変換ステージからデジ タルエラー訂正ブロックはレイアウト上距離があるため、信号伝送には、出力バッファが 必要となる。必要な出力バッファの数が増えると消費電力が増加するため、6bitの温度計 コードは、いったん各変換ステージ内のデコーダ(Decoder)で2.5bitのバイナリコード に変換してから伝送される。
図50は、IchのA/D変換器がホールドモード、QchのA/D変換器がサンプルモード にあるときのMDACを示している。IchとQchの2つのA/D変換器で1つのオペアン プを共用化するために、スイッチSW IとスイッチSW Qが追加されている。
SW_I Sampling
SW
Sampling SW SW and Control Logic
SW_I From
I-ch 2.5bit Flash
6
Vin+
Vin-From Q-ch 2.5bit Flash
6
Vout-Vout+
Amp.
SW_Q Sampling
SW
Sampling SW SW and Control Logic
SW_Q
C 2006 IEEE
図50 I/Qアンプシェアリング技術を持つMDAC(Ich側がホールドモード、Qch側 がサンプルモード)
パイプライン型 A/D変換器では、前段のステージほど入力アナログ信号に高い S/N 比が要求される。S/N 劣化の要因の1つとして、サンプリングスイッチ(SamplingSW) のOn抵抗の非線形性が挙げられる。本研究では、10bit以上の高い S/N 比を要求され るS/H回路と初段のMDACについては、ブートストラップ回路を使用し、サンプリング スイッチとして使用されるMOSトランジスタのゲート−ソース間電圧を一定に保つこと で、On抵抗歪みを抑制した。ただし、ブートストラップ回路には、サンプリングスイッ
チのゲート寄生容量よりも十分大きなプリチャージ用の容量が必要であり、面積が増大す る欠点があるため、要求S/Nが緩和される2段目以降のMDACでは、通常のCMOSス イッチを使用した。